對於現在的IC來說,

除了追求性能外另外一個重點就是如何降低工耗,

以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%,



那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢

在這邊來探討一下



以現今主流的low p

職場

音樂藝文

創作

以行動支持創作者！付費即可解鎖

軟體開發

10分鐘看懂IC設計

數位IC設計第一品牌
從0到1用嘴做IC
觀念大權

數位IC設計第一品牌

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

clk skew 和 clk jitter差別是甚麼?



clk skew 指的是兩顆reg 因為clk 到達的時間不同

導致雖然後是屬於於同一個cycle的行為

卻會有先到後到的問題

通常成因為

wire length 

cell delay 

clock distribution

clk

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

[Verilog] clk skew vs clk jitter