[Verilog] clk skew vs clk jitter

clk skew 和 clk jitter差別是甚麼?

clk skew 指的是兩顆reg 因為clk 到達的時間不同,

造成reg被clk trigger時的出現的時間差

就行為上雖然都是屬於於同一個cycle的行為

卻因為reg或clk branch point 位置擺放等原因

會出現有些reg clk已經被trigger了有些卻還沒被trigger

通常成因為

1. wire length
2. cell delay
3. clock distribution network (clk tree structure)

clk jitter 指的則是在clk signal身上發生的noise

一般來說我們都希望clk正負緣的比例可以是完美的50:50

但是由於非理想的原因會導致最後出來的結果像下圖

原先希望的50%正緣,50%負緣變成20%正緣,80%負緣等

同常有幾個因素會影響clk訊號的品質

1. 不同時間下溫度或電壓的變化 (元件老化或晶片發熱造成的溫度變化)
2. clk傳到不同位置時因為該位置cell的溫度或電壓不同 (不同區域出現電壓差)
3. 製成變異造成cell的特性不一致
4. pll本身的穩定度