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Top 5
1
[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG
2
[Verilog] 10分鐘看懂CDC問題
3
[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis
4
[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check
5
[Verilog] 10分鐘看懂CDC的2DFF
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[Verilog] 10分鐘看懂CDC問題
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[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis
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10分鐘看懂IC設計
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[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency
到了最後一個階段, 我們做了這麼多CG cell insertion後, 要怎麼知道到底是不是對Design有幫助的呢? 是否有個rule又或是量化的數據來解釋說CG的效果如何 在下面這篇paper中提到了幾種觀測CG cell efficiency的方法 J. Srinivas, M
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[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis
前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?
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[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check
前面文章提到過clk gating check實際上就是在check gating cell的enable訊號 檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle
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[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG
由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl
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[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint
介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en
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[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design
先前文章中提提了幾種low power design常用的手法 [Verilog] 10分鐘看懂IC design的low power design - 1 (原創) 其中最廣為使用的招數就是clock gating 藉由停住當下沒在運作的module clk 及clk network 來達到
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[Verilog] 10分鐘看懂CDC的2DFF
上篇文章提到說 由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要
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[Verilog] 10分鐘看懂CDC問題
CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題, 雖然增加了Design的難度, 卻因為它所帶來的諸多優勢令人難以放棄, 舉例來說, 假如module A的spec對於performance的需求 遠小於module B, 那麼modul
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[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)
Voltage island 字面上的意思為電壓島, 概念上是把不同function的module給予不同的driving volatge 然而在ic design中有個rule, driving voltage 越高就能讓logic動的越快 也就是說,當你希望邏輯運算的越快,原則上就需
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[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)
對於現在的IC來說, 除了追求性能外另外一個重點就是如何降低工耗, 以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%, 那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢 在這邊來探討一下 以現今主流的low p
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[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency
到了最後一個階段, 我們做了這麼多CG cell insertion後, 要怎麼知道到底是不是對Design有幫助的呢? 是否有個rule又或是量化的數據來解釋說CG的效果如何 在下面這篇paper中提到了幾種觀測CG cell efficiency的方法 J. Srinivas, M
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[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis
前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?
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[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check
前面文章提到過clk gating check實際上就是在check gating cell的enable訊號 檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle
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[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG
由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl
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[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint
介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en
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[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design
先前文章中提提了幾種low power design常用的手法 [Verilog] 10分鐘看懂IC design的low power design - 1 (原創) 其中最廣為使用的招數就是clock gating 藉由停住當下沒在運作的module clk 及clk network 來達到
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[Verilog] 10分鐘看懂CDC的2DFF
上篇文章提到說 由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要
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[Verilog] 10分鐘看懂CDC問題
CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題, 雖然增加了Design的難度, 卻因為它所帶來的諸多優勢令人難以放棄, 舉例來說, 假如module A的spec對於performance的需求 遠小於module B, 那麼modul
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[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)
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[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)
對於現在的IC來說, 除了追求性能外另外一個重點就是如何降低工耗, 以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%, 那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢 在這邊來探討一下 以現今主流的low p
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IC面試專班
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[Verilog] 再次征戰FIFO地獄 - (7) fifo constraint
當你信心滿滿的解釋完fifo原理和RTL coding後 老闆們總是喜歡嘗試擊破那個有自信的你 地獄般的題組考驗這就來了 fifo觀念解釋的很棒, rtl coding也沒問題 那靠gray code就能保證post silicon不會有問題了嗎? 如果chip回來發現fifo的read
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[Verilog] 再次征戰FIFO地獄 - (6) async fifo rtl coding
準備實作Async Fifo時, 我習慣將整個架構切成4塊來實作, 讓coding實的思緒比較有條理一點. Block 0 : 整體的interface Block 1 : mem周邊 Block 2 : Gray code pointer control Block 3 : wri
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[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
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[Verilog] 再次征戰FIFO地獄 - (4) async fifo
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t
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[Verilog] 再次征戰FIFO地獄 - (3) async fifo
在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙 以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組
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[Verilog] 再次征戰FIFO地獄 - (2) sync fifo
前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_
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[Verilog] 再次征戰FIFO地獄 - (1)
FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy
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[Verilog] 實作 edge detector
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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[Verilog] STA分析 - setup / hold violation 怎麼workaround
前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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[Verilog] STA分析 - hold time violation如何處理 ? (原創)
上一篇內容提到說, hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value, 導致reg在還沒完全把data取樣下來時他的input端口就開始震動, 可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
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[Verilog] 再次征戰FIFO地獄 - (7) fifo constraint
當你信心滿滿的解釋完fifo原理和RTL coding後 老闆們總是喜歡嘗試擊破那個有自信的你 地獄般的題組考驗這就來了 fifo觀念解釋的很棒, rtl coding也沒問題 那靠gray code就能保證post silicon不會有問題了嗎? 如果chip回來發現fifo的read
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[Verilog] 再次征戰FIFO地獄 - (6) async fifo rtl coding
準備實作Async Fifo時, 我習慣將整個架構切成4塊來實作, 讓coding實的思緒比較有條理一點. Block 0 : 整體的interface Block 1 : mem周邊 Block 2 : Gray code pointer control Block 3 : wri
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[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
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作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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[Verilog] STA分析 - setup / hold violation 怎麼workaround
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[Verilog] STA分析 - hold time violation如何處理 ? (原創)
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入門找手感
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[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!
想要跨入Verilog的領域時 總是發現好像不像c code一樣有滿滿的資源 對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄
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[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!
想要跨入Verilog的領域時 總是發現好像不像c code一樣有滿滿的資源 對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄