🎯 單元目標
完成本單元後，你將能夠：
• 分清楚「靜態功耗」與「動態功耗」的差別 • 建立漏電的三大來源直覺：次臨界、閘極、接面 • 理解為何製程越小漏電越嚴重（短通道效應的前哨） • 知道高科技實務如何對付漏電：多 Vth、power gating、body bias、FinFET/GAA、retention
🧭 一、先給一句話總結（超核心）
👉 現代 CMOS 的功耗不只來自切換，待機時的漏電（Leakage）已成為關鍵功耗大戶。過去（長通道）你可以說： ✅ 靜態幾乎不耗電 但現在（先進製程）更常是： ⚠ 靜態也在偷跑電流，而且溫度越高越嚴重。
🧑🏫 二、給初學者的解說：為什麼「不動」也會耗電？
2.1 初學者常見誤解
很多人聽過：「CMOS 靜態幾乎不耗電」
這在老製程很接近事實，但在先進製程越來越不成立。
把功耗想成兩種生活情境：
• 動態功耗：你在「跑步」才耗能（切換才耗） • 靜態功耗：你在「躺著呼吸」也要耗能（不切也耗）
👉 漏電就像：水龍頭關了，水還是滴滴滴。
而且最致命的是： 👉 靜態功耗跟活動率 α 無關，你不運算它也燒，手機待機也掉電。
🧠 三、先把靜態功耗講清楚：它不是「邏輯在動」，是「元件在漏」
靜態功耗大致可以寫成：
Pstatic ≈ VDD · Ileak
直覺：
• 只要有漏電流 Ileak • 即使電路不切換 • 你也在付電費、在發熱
所以靜態功耗真正可怕的地方是：
👉 它跟「活動率 α」無關 👉 你不運算它也燒，待機就是在計費
🧠 四、漏電三大來源（工程直覺版）
4.1 次臨界漏電（Subthreshold leakage）：關了也會漏
你以為 VGS < Vth 就 OFF。
但真實世界：載子仍會以擴散方式穿過通道。
直覺畫面：
Gate 關小了 → 通道很薄 但不是完全消失 → 仍有少量載子「偷偷走」
ASCII 直覺圖：
(你以為 OFF) (真實 OFF)
Gate 關 Gate 關
通道 = 0 通道 ≈ 很薄的一層
Id = 0 Id = 小但 ≠ 0 ← 次臨界漏電
工程特性：
✅ 對溫度非常敏感（熱起來漏更多）
✅ 對 Vth 非常敏感（Vth 越低漏越大）
✅ 製程越小越麻煩（短通道讓關斷更困難）
4.2 閘極漏電（Gate leakage）：氧化層太薄造成穿隧
Gate 氧化層像一層絕緣玻璃。
但製程縮小後氧化層變得超薄： 👉 量子穿隧出現 → Gate 也可能漏電
直覺：
玻璃薄到像保鮮膜 → 電子可能直接穿過去
ASCII 直覺圖：
Gate
| (超薄氧化層) ← 薄到像保鮮膜
|====||==== → 電子可能穿隧 (tunneling)
Channel
工程影響：
✅ 使得「輸入阻抗超高」不再那麼理想
✅ 對低功耗待機特別不利 （因此材料/結構演進很關鍵：High-k、FinFET、GAA 等）
4.3 接面漏電（Junction leakage）：PN 接面反向漏
MOS 的 Source/Drain 與 Body 形成 PN 接面。
在反向偏壓下會有少量漏電流。
直覺：
👉 你以為 PN 接面反向像開路，但其實永遠有「暗電流」。
直覺圖：
Drain (N+) |<--- 反向偏壓 --->| Body (P)
反向 PN 仍有暗電流 (Irev)
工程影響：
✅ 溫度上升 → 熱產生載子增加 → 漏電更大 ✅ 結構/面積越大 → 漏電可能增加
🧠 五、為什麼製程越小漏電越可怕？（高科技最核心矛盾）
縮小帶來兩個衝突：
- 想要更快 → 想降低 Vth（更容易導通）
- 想要更省電 → 想提高 Vth（更不漏）
這就是先進製程的「功耗-性能矛盾」。
而短通道效應讓事情更難：
• 通道太短 → Gate 對通道的控制力下降 • Drain 的電場會干擾通道 → OFF 更難關乾淨 • 漏電上升
一句話：
👉 縮小讓 MOS 更像「不好關的水龍頭」。
🧠 六、漏電的實務後果：不只耗電，還會引發熱失控風險
漏電最麻煩的不是「多耗一點電」，而是：
漏電 ↑ → 溫度 ↑ → 漏電更 ↑ → 更熱 ...（正回授）
因此晶片需要：
✅ thermal throttling（過熱降頻）
✅ power budget（功耗預算）
✅ 熱設計與封裝散熱
🧠 七、高科技實務怎麼對付漏電？（工程師真的會用的工具箱）
7.1 多 Vth 標準元件庫（Multi-Vth cells）
同一種邏輯門會有：
• LVT（低 Vth）：快但漏電大 • SVT（中 Vth）：平衡 • HVT（高 Vth）：慢但漏電小
工程策略：
✅ 關鍵路徑用 LVT
✅ 非關鍵路徑用 HVT 省漏電 這就是 timing closure 與功耗最佳化常做的事。
7.2 Power gating：不用就「斷電」
最直接有效：
👉 用 sleep transistor 把整塊電源切掉
概念圖：
VDD ----[ Sleep MOS ]---- Power Domain Block
|
SLEEP 控制
工程效果：
✅ 漏電大幅下降 代價： ⚠ 需要喚醒時間（wake-up latency） ⚠ 需要 state retention（資料保留） ⚠ 需要 isolation cell 避免浮動訊號污染其他模組
7.3 Body bias：用 body effect 調 Vth（動態調整）
• 需要性能時：降低 Vth（加速）
• 待機時：提高 Vth（降漏）
工程直覺：
👉 用「地板高度」去改變開門難度。
7.4 結構演進：FinFET / GAA（更強的 Gate 控制力）
當平面 MOS 太難關，改用 3D 結構：
• FinFET：Gate 包住鰭狀通道多面 • GAA：Gate 幾乎把通道包起來（控制力更強）
工程本質：
👉 增強 Gate 對通道的掌控，讓 OFF 更像 OFF。
🧾 八、一句話記住本單元
🕳️ 靜態功耗的本質是漏電：
👉 次臨界漏電（關了也漏） 👉 閘極漏電（太薄會穿隧） 👉 接面漏電（PN 反向暗流） 先進製程下，漏電已經是低功耗設計的主戰場。
🔬 電子學實驗題（49/120）
實驗名稱
量測 CMOS 靜態電流：溫度與供應電壓對漏電的影響（實務版）
🎯 實驗目的
- 量測 CMOS 在「不切換」時的供電電流（Istatic）
- 觀察溫度上升時漏電增加的趨勢
- 觀察 VDD 改變對漏電與功耗的影響
🧰 實驗器材
• CMOS 反相器/邏輯 IC（74HC04 / 74HC00 等）
• 可調電源（VDD） • 萬用電表（量 mA/µA 更佳） • （選配）Rsense（示波器看更清楚） • 簡易加熱方式（吹風機/加熱片/手溫也可做趨勢觀察） • 去耦電容 0.1µF（IC 旁）
⚠️ 實驗前提醒（初學者最常踩坑）
✅ 一定要放去耦 0.1µF，不然供電噪聲會讓讀值亂跳
✅ DMM 量 µA 很吃量測檔位與接法，先確定表筆插孔沒插錯
✅ 加熱要溫和、別超規，避免損壞 IC（看 datasheet 的溫度範圍）
✅ Vin 一定要「固定」在 0 或 1（不然你測到的是動態功耗）
🔧 實驗接線 ASCII 圖（基本版：用電表直接量 Istatic）
+VDD (可調)
|
(Ammeter) ← DMM 串接量電流
|
VDD pin (IC) -------------------+
|
Vin 固定 0 或 1 ---> IN [ Inverter ] OUT ---- Vout(可不接或輕負載)
|
GND pin (IC) -------------------+
|
GND
圖說：
• 電表串在 VDD 與 IC 的 VDD 腳之間 → 量到的就是供電電流 Istatic • Vin 固定不切換 → 你量到的是「漏電造成的靜態電流」
🔧（選配）加 Rsense 版：用示波器看供電擾動/是否真的沒切換
+VDD ----[ Rsense ]---- VDD pin (IC)
| |
CH1 (量 Vsense)
GND ------------------- GND pin (IC)
Vin 固定 0 或 1（不要方波）
圖說：
Vsense ≈ Istatic × Rsense 你可以確認供電端沒有週期性尖峰（代表沒有切換）
🔧 實驗步驟 A：基準靜態電流量測（室溫）
- 設定 VDD（例如 3.3V 或 5V）
- Vin 固定為 0，量測 Istatic（記錄）
- Vin 固定為 1，量測 Istatic（記錄）
你會看到：
• Istatic 很小，但通常不是 0 • Vin=0 與 Vin=1 可能略不同（取決於內部狀態與接面偏壓）
🔧 實驗步驟 B：溫度對漏電的影響
- 在安全範圍內對 IC 周圍溫和升溫（吹風機遠距、手溫也可）
- 重複量測 Istatic
- 冷卻後再量一次，確認趨勢可逆
你會看到：
• 溫度上升 → Istatic 明顯增加（趨勢很直覺）
🔧 實驗步驟 C：VDD 對漏電與 Pstatic 的影響
- 改變 VDD：例如 2.5V → 3.3V → 5V（依 IC 規格）
- 每個 VDD 下都量 Istatic
- 計算：Pstatic = VDD × Istatic
你會看到：
• VDD 提高通常會讓 Istatic 變大（很多漏電機制會跟電場/偏壓相關） • 即使 Istatic 沒大幅變，Pstatic 也會因 VDD 變大而上升
✅ 專業解析（對照你量到的現象）
解析一：為何不切換也有電流？
元件不是理想開路：
次臨界 + 閘極穿隧 + 接面暗流 → 共同造成 Istatic
解析二：為何溫度一升漏電就飆？
熱產生載子增加 + 次臨界傳輸更容易 → Ileak 對溫度非常敏感
解析三：工程意義
• 待機功耗是行動裝置續航的核心敵人
• 漏電會引發熱-漏電正回授 → 必須用 power gating / 多 Vth / 先進結構控制
🧠 實務上的解析（把單元直接連到工程現場）
- 為什麼手機「待機」也掉電？
因為 leakage 跟 α 無關：你不翻它也漏，待機就是在計費。 - 為什麼 SoC 會分一堆 power domain？
因為 power gating 是治漏電最狠的一刀： 不工作就斷電，漏電直接歸零等級下降。 - 為什麼標準元件庫有 LVT/SVT/HVT？
因為性能與漏電是一對矛盾： 關鍵路徑用快的（LVT），其他用省的（HVT）。 - 為什麼 FinFET/GAA 是必然？
因為平面 MOS 在短通道下「關不乾淨」，需要更強 gate 包覆提升控制力，讓 OFF 更像 OFF。
🧠 工程結論（收束）
👉 過去 CMOS 是「切換才付費」
👉 現在 CMOS 是「待機也在計費」 先進製程的低功耗設計，重點已從單純降頻降壓，升級為： ✅ 架構級電源管理（power domain、power gating、retention、isolation） ✅ 元件級取捨（multi-Vth、body bias、FinFET/GAA）
