🎯 單元目標
完成本單元後，你將能夠：
- 用工程直覺理解 CMOS 的核心優勢：低靜態功耗
- 看懂 CMOS 反相器如何同時做到「強 0、強 1」
- 理解數位功耗的兩大來源：動態功耗 vs 漏電功耗
- 把 CMOS 的優勢連到高科技實務：製程縮放、SoC 整合、時脈/功耗管理
🧭 一、先給一句話總結（超核心）
CMOS 能主宰數位世界的原因只有一句話：
👉 靜態時幾乎不耗電，主要在切換時才耗電。這句話的威力在「規模」：
- 一顆門電路省一點點沒感覺
- 十億顆電晶體時，你差一個數量級就不是「省電」而是「能不能做出來」
🧑🏫 二、給初學者的說明：先用生活比喻把 CMOS 的神技想像出來
2.1 CMOS 的本質：兩個人分工，永遠不要同時上班（穩態）
CMOS = Complementary MOS（互補）
就是一對搭檔：
- NMOS：負責「拉下到 GND」
- PMOS：負責「拉上到 VDD」
最重要的直覺：
👉 在穩態（Vin=0 或 1）時，通常只有一顆在導通，另一顆關掉。
結果就是： 👉 VDD 到 GND 的直流通路幾乎被切斷 → 靜態功耗超低
2.2 初學者常誤會：
「既然有 PMOS 和 NMOS，那不是兩顆一起導通會更強嗎？」
答案：
- 數位不追求兩顆一起導通
- 數位追求：穩態不燒、需要時才花錢
所以 CMOS 的設計哲學是： ✅ 穩態省到極致 ⚠ 切換時才付費
🧠 三、CMOS 反相器：數位世界的最小原子
3.1 結構圖（最重要一張）
VDD
|
|‾‾‾| PMOS（拉上）
Vin ----| |----+
|___| |
+---- Vout
|‾‾‾| |
Vin ----| |----+
|___| NMOS（拉下）
|
GND
初學者一句話理解：
👉 CMOS 反相器就是「上拉開關 + 下拉開關」，Vin 決定誰開誰關。
3.2 三種狀態（加上更白話的「必然性」）
(1) Vin = 0（低）
- NMOS：關（拉不下去）
- PMOS：開（拉得上去）
結果：Vout 被 PMOS 拉到 VDD → 輸出強 1
而且幾乎沒有 VDD→GND 直流通路 → 靜態功耗超低
白話：
👉 上面的人在拉，下面的人沒拉，所以輸出一定高。
(2) Vin = 1（高）
- NMOS：開（拉下去）
- PMOS：關（拉不上去）
結果：Vout 被 NMOS 拉到 GND → 輸出強 0
而且仍幾乎無直流通路 → 靜態功耗超低
白話：
👉 下面的人在拉，上面的人沒拉，所以輸出一定低。
(3) Vin 在中間切換瞬間（唯一比較「燒錢」的時刻）
- NMOS 半開
- PMOS 半開
這時候 VDD 與 GND 可能形成短暫通路： 👉 會出現「短路電流」（shoot-through / crowbar current）
白話：
👉 就像上拉和下拉兩個人同時拉拔河，短短一下就會耗力（耗電）。
工程提醒：
⚠ 切換越慢（slew rate 越差），兩顆半開的時間越長 → 短路電流越大
所以高速 I/O 很在意：驅動能力、上升下降時間、負載電容
🧠 四、數位功耗的兩大來源（初學者必須背的是「直覺」不是公式）
4.1 動態功耗：你每切一次，就要幫電容充放電一次
你可以把 Vout 想成接了一顆「看不見的電容」：
- 來自：晶體管本身、連線、下一級 gate
切換時一定要充放電： - 充電：把 Vout 拉高
- 放電：把 Vout 拉低
👉 能量花在搬運電荷
核心直覺：
- C 越大 → 越難推 → 越耗電
- VDD 越大 → 每次搬的能量是平方爆炸
- f 越高 → 搬運次數越多 → 平均功耗越高
- α 越高（越常翻轉）→ 越耗電
把公式當備忘：
Pdynamic ≈ α · Cload · VDD² · f
初學者一句話：
👉 CMOS 大多數耗電，是「充放電運費」，不是「直流燒掉」。
4.2 漏電功耗：製程越小越痛（待機也開始燒）
以前長通道時漏電很小，現在先進製程：
- 次臨界漏電（關了也會滲）
- 閘極漏電（氧化層太薄）
- 接面漏電（反向 PN 漏）
直覺：
👉 越小越容易漏，所以晶片「躺著不動也會耗電」。
所以才會有：
- 多 Vth cell（LVT/SVT/HVT）
- power gating（整塊切電源）
- body bias（調 Vth）
- FinFET / GAA（改善短通道與漏電）
🧠 五、為什麼 BJT 沒辦法像 CMOS 一樣統治數位？（更白話）
BJT 當開關要維持狀態通常得：
- 需要基極電流（或偏壓網路）
- 你要它一直「維持 ON」，就得一直餵它電流
👉 所以 穩態也在燒，規模一大就爆炸。
而 CMOS：
👉 穩態幾乎不付錢，只在切換付錢。
十億顆規模下：這就是「可行 vs 不可行」的差距。
🧠 六、高科技實務：CMOS 王者基因其實是「可縮放＋可管理」
你要把 CMOS 的勝利理解成兩件事：
6.1 可縮放（縮小仍能工作）
縮小帶來：
- 同面積更多電晶體（整合度）
- 理論上線更短（延遲）
- VDD 可降低（動態功耗 V²）
→ 所以才能做 SoC、快取、AI 加速器、3D 封裝
6.2 可管理（功耗可以工程化控制）
因為耗電主要來自：α、C、VDD、f
所以你可以用系統手段控制它：
- DVFS：降 VDD / 降頻
- Clock gating：不動的模組停止時脈（降 α）
- Power gating：整塊切電源（治漏電）
- 分區供電：不同電壓島（voltage islands）
一句工程直覺：
👉 CMOS 不只是省電，而是「你有工具可以把功耗管住」。
🧾 七、一句話記住本單元（加強版）
👑 CMOS 主宰數位世界因為：
👉 穩態幾乎不燒 DC，功耗集中在切換充放電
👉 而切換功耗能靠 降 VDD、降頻、降活動率 被系統化管理
🔬 電子學實驗題（46/120）
CMOS 反相器：觀察「低靜態功耗」與「切換功耗」差異（實務版）
🎯 實驗目的
- 驗證 CMOS 反相器在穩態時電流極小（靜態功耗低）
- 觀察切換時的瞬間電流（動態功耗來源）
- 連結負載電容、頻率與功耗的關係
🧰 實驗器材
- CMOS inverter IC（74HC04 / 74HCT04 等）
- 5V 或 3.3V 電源（依 datasheet）
- 函數產生器（或 MCU 方波）
- 示波器（至少 2ch）
- Rsense（1Ω～10Ω）
- Cload（10pF～100nF 多組）
🔧 實驗接線 ASCII 圖（加「圖說」與量測點）
① 供電端串 Rsense：用它當「電流探頭」
+VDD
|
[Rsense] ← 1Ω~10Ω，越小越不影響電路，越大越好量
|
+------------------- VDD pin（IC）
|
(示波器CH1量Vsense：Rsense兩端)
圖說：
- Rsense 上的電壓 Vsense = Idd × Rsense
- 所以：量到 Vsense 波形就等於看到供電電流波形
- 尖峰越高 → 瞬間電流越大 → 動態功耗越高
② 輸入 Vin、輸出 Vout 與負載電容
函數產生器/MCU ───> Vin pin（IC）
Vout pin（IC） ───>───+── (示波器CH2量Vout)
|
[Cload]
|
GND
圖說：
- Cload 越大，Vout 每次切換要搬的電荷越多
- 所以：你會看到 Rsense 尖峰變大、平均耗電增加
- 這就是 Pdynamic 跟 C、f 的直覺證據
🔧 實驗步驟（加「你會看到什麼」）
A) 靜態功耗量測（穩態幾乎不燒）
- Vin 固定 0（不要輸入方波）
- 量 Rsense 上 Vsense（應接近 0）
- Vin 固定 1，重複量測
你會看到：
- Vsense 幾乎沒有尖峰
- 平均值接近 0（表示 Idd 很小）
B) 動態功耗觀察（切換才付費）
- Vin 輸入方波，例如 1 kHz，50% duty
- 觀察 Vsense：你會看到一串尖峰（每次翻轉出現）
- 把頻率拉到 10 kHz、100 kHz（視設備能力）
你會看到：
- 尖峰出現次數變多 → 平均功耗上升
C) 改變 Cload（看「推電容」的成本）
- 先用小電容（如 10pF～100pF）
- 換成 1nF、10nF、100nF（依驅動能力，過大會失真）
你會看到：
- C 越大 → Vsense 尖峰越高/越寬 → 平均耗電變大
- Vout 上升/下降時間變慢（slew rate 下降）
📊 預期觀察（初學者判讀）
- 穩態：Vsense 幾乎為 0 → Idd 極小
- 切換：Vsense 有尖峰 → 供電電流瞬間變大
- f 越高：尖峰次數越多 → 平均功耗越大
- C 越大：尖峰更大、更寬 → 平均功耗越大
✅ 專業解析（初學者版）
解析一：為何穩態功耗低？
穩態時通常只有一顆導通，另一顆關掉
👉 VDD 到 GND 幾乎沒有直流通路 所以你量到 Idd 幾乎是 0
解析二：為何切換才耗電？
因為 Vout 的 Cload 要充放電：
i = C · dv/dt 你看到的尖峰就是「搬電荷的瞬間電流」
解析三：為何 VDD 影響最大？
每次切換能量大致 ∝ C·VDD²
所以降壓（DVFS）是手機/筆電最有效省電手段之一
🧠 實務上的應用（把這單元直接連到工程現場）
1) 手機/筆電為什麼會降頻降壓？
因為動態功耗被 VDD² 支配：
- 你把 VDD 降 10%
- 功耗不是降 10%，而是接近降到 ~81%（平方效應的直覺）
2) 為什麼 SoC 會有「很多電壓島」？
因為不同模組需求不同：
- CPU 高速 → 需要高 VDD/高 f
- 影音/感測待機 → 低 VDD/低 f
所以分區供電才能省電不影響效能
3) Clock gating / Power gating 在做什麼？
- Clock gating：降低 α（不切就不花錢）
- Power gating：解決 leakage（不工作就整塊切電源）
4) 為什麼先進製程要 FinFET / GAA？
因為漏電變成待機功耗主角
FinFET/GAA 的核心是「更能夾住通道」→ 壓低短通道與漏電
