— 對 IC 來說 ESD是 ns 等級的高壓高電流脈衝，常見結果不是“當場爆炸”，而是：先打出微小損傷，之後在溫度/電壓/老化下慢慢擴大，最後變成你最難抓的間歇性故障
🎯 單元目標
完成本單元後，你將能夠：
• 真正理解 ESD 的三種主流模型：HBM / MM / CDM，差在哪裡、誰最兇• 看懂為什麼 ESD 破壞常是“潛傷”而不是立即死亡
• 建立 ESD 防護的核心策略：導走電流、限制電壓、控制回流路徑
• 會設計 I/O、電源、連接器、敏感類比/RF 的常見保護架構（TVS、RC、串阻、共模電感、箝位）
• 能把佈線與接地（layout/return path）視為 ESD 設計的一半
🧭 一、先給一句話總結（超核心）
👉 ESD 保護的本質是：在極短時間內替衝擊電流提供“最短、最粗、最不經過敏感區”的回流路徑，並用箝位元件把端點電壓壓在可承受範圍；真正的輸贏常不在元件選型，而在接地、回流路徑與佈線。
🧠 二、ESD 到底多可怕？先把“脈衝”想像出來
ESD 不是穩態過壓，是極快的瞬態：
ASCII（ESD 脈衝直覺：快且尖）
I(t) ^ / | / __ |_____/ _____> t
ns~10ns 100ns~us
V(t) 常伴隨非常陡的 dv/dt
→ 會激發寄生電感 L、寄生電容 C
→ 你以為的“短線”在 ns 其實是“傳輸線”
🧠 三、三大 ESD 模型：HBM / MM / CDM
你做保護前要先知道：你在防哪種攻擊。
- HBM（Human Body Model） • 像人摸到腳位放電 • 常見規格：±2 kV、±4 kV、±8 kV（依產品等級） • 能量偏大，但上升沿較慢（相對 CDM）
- MM（Machine Model） • 像機台、治具放電 • 早期常用，現在多被 CDM 重要性取代（但概念仍有用）
- CDM（Charged Device Model） • “元件本體帶電”瞬間放電 • 特點：上升沿超快、峰值電流很兇 • 現場最容易出現在高速產線搬運、貼片、取放時
ASCII（誰最兇的直覺）
上升沿速度： CDM >>> MM > HBM
能量（常見）： HBM > MM ≈ CDM（但 CDM 峰值很恐怖）
工程提醒：
👉 高速介面（USB/HDMI/高速 GPIO/RF）常被 CDM/系統級 ESD 打到間歇性問題。
🧠 四、ESD 為什麼常是“潛傷”？
ESD 可能造成：
• 閘氧化層打薄（Gate oxide weakening）
• PN 接面微裂/漏電增加
• 金屬互連局部熔融形成弱點
→ 當下還能用，但可靠度曲線被你偷偷折斷。
ASCII（潛傷到後期才爆）
健康度
^ | 正常： ____________
| 潛傷： _________
| ____ <- 後期在熱/壓下快速惡化
+-----------------------> t
🧠 五、ESD 保護的三件事（設計核心）
- 導走電流（Provide a discharge path） → 讓電流走到地/機殼/屏蔽，不走進 IC 腳位核心區
- 限制電壓（Clamp voltage） → 用 TVS/箝位二極體把端點電壓壓住
- 控制回流路徑（Return path control） → 佈線、接地、屏蔽、外殼連接：決定你能不能把 ESD 能量“丟出去”
🧱 六、最常見的保護元件與用途（工程直覺版）
6.1 TVS（二極體）— 連接器 I/O 的主力
• 反應快、箝位強
• 但有寄生電容：高速訊號要選低電容 TVS
（I/O 端 TVS 典型）
Connector ----+---- Signal to IC | [TVS] | GND (最好是機殼地/大地回流點)
關鍵：TVS 必須靠近連接器，回到地的路要短且寬。
6.2 串聯電阻/鐵氧體珠（Series R / Ferrite bead）
• 限制峰值電流 di/dt
• 與 TVS 搭配可顯著降低打進 IC 的殘餘能量
• 但會影響訊號完整性（高速要小心）
（串阻 + TVS）
Conn --[R]--+---- to IC | [TVS] | GND
6.3 RC（低速控制線/按鍵/感測線超好用）
• 限 dv/dt，吸收能量
• 但高速線不適用（會鈍化邊緣）
（RC 防 ESD）
Conn --[R]--+---- to IC | [C] | GND
6.4 共模電感（Common-mode choke）— 差分線常見
• 對共模 ESD 雜訊阻抗大
• 對差模訊號影響小（選型要對）
（差分線保護概念）
D+ ----[CMC]---- to IC D- ----[CMC]---- to IC | | TVS(低C) 對地（看架構）
6.5 火花間隙/放電管（更偏系統級、較大能量）
• 反應比 TVS 慢，但可承受更大能量
• 常見於電源、工控、戶外長線
🧠 七、佈線是勝負手：ESD 設計的 layout 法律
你可以記住 5 條“保命規則”：
- TVS 放在連接器旁邊（不是 IC 旁邊） ASCII（對 vs 錯） 對：Conn--TVS--(短接地)----Trace----IC 錯：Conn----長Trace----TVS----IC (ESD 已經打進去了)
- TVS 到地的回流要“短、寬、直”，不要繞 • 寄生電感 L 會把箝位電壓抬高：V = L·di/dt → ns 的 di/dt 很大，L 一點點就讓你電壓飆
（回流越繞越死）
TVS | | ___ (長回流) -> 高 L -> 箝位失效
| GND
- 分清“機殼地/屏蔽地”與“訊號地” • 連接器外殼/屏蔽最好直接導到機殼地（chassis） • 讓 ESD 優先走外殼，不要走敏感地平面
- 在進 IC 前做“保護區” • 連接器→保護元件→（必要時）串阻/CMC→再進 IC • 把脆弱核心隔離
- 迴路面積越小越好 • ESD 是高頻瞬態，任何迴路都是天線 • 小迴路＝小感應＝小耦合
🧠 八、不同介面要用不同保護哲學
- 低速 GPIO / 按鍵 / 長線感測 → RC + TVS 很好用（抗 ESD、抗 EFT）
- 高速差分（USB/HDMI/PCIe 類） → 低電容 TVS + 共模電感（必要時） → 佈線與回流控制最重要
- 電源端（DC-in） → TVS（更大功率）、反接保護、浪湧保護（保險絲/PTC） → 系統級比 I/O 更吃能量設計
- 類比/RF 前端 → 低漏電、低電容保護元件 → 保護與性能是 trade-off：寧可外部多一級保護也不要直接壓死訊號
🔬 電子學實驗題（95/120）
實驗名稱
ESD/浪湧模擬與保護驗證：TVS 位置、回流路徑、串阻/RC/CMC 對“殘餘尖峰”的影響（ASCII 強化版）
🎯 實驗目的
- 用“可重現的脈衝”模擬 ESD 造成的尖峰（不做真正高壓 ESD，避免危險）
- 比較：無保護 vs TVS vs TVS+串阻 vs RC vs 佈線回流差異
- 觀察“TVS 離連接器遠近”對尖峰的巨大影響
- 建立直覺：ESD 保護的輸贏往往在 layout，而非元件型號
🧰 實驗器材（安全版、可在教學環境做）
• 脈衝來源：方波訊號源/函數產生器（或快沿開關）
• 示波器（至少 100MHz 更好）
• 被測線路：一段“連接器→走線→負載/IC 等效”的小板或麵包板
• TVS 二極體（對應訊號電壓的型號）
• 串聯電阻（10Ω、33Ω、100Ω）
• 電容（100pF、1nF、10nF）
• 可選：鐵氧體珠或共模電感（若有差分線測試）
⚠️ 注意：本實驗不做高壓放電，僅用快速邊緣模擬 dv/dt、di/dt 的破壞性特徵。
🔧 實驗架構（用“尖峰耦合”模擬 ESD 注入）
概念：用一個小電容 Cinj 把快沿脈衝耦合到訊號線，產生尖峰。
ASCII（注入法）
Pulse Gen ---|| Cinj ||---+--- Signal Line -----> Load/IC_eq | (保護元件放這裡比較)
| GND
Cinj 可用 10pF~100pF（小電容產生尖峰，不會太危險）
🔧 實驗步驟與解析（ASCII 加強）
A) 無保護：先看“原始尖峰長什麼樣”
- 接上注入電容 Cinj
- 量測靠近負載端的電壓尖峰
預期波形（無保護）
Vsignal ^ /\ <- 尖峰很高
| / ____ |___/ _> t
解析：
快沿注入 + 走線寄生電感/電容 → 形成尖峰與振鈴（ringing）。
ASCII（寄生造成振鈴）
Signal Line ~ Ltrace + Cload -> LC ringing
B) TVS 放在“連接器旁邊” vs “放在遠端”
做兩個版型/兩個接法對比：
Case 1：TVS 靠近注入點（等同連接器）✅
Pulse->Cinj->(TVS)->短地->Trace->Load
Case 2：TVS 靠近負載（遠離注入點）❌
Pulse->Cinj->Trace->(TVS)->Load
預期：Case 1 殘餘尖峰小很多。
ASCII（位置差異）
✅ 正確：
[Conn/注入]--(TVS)->GND ----Trace----> IC
尖峰先被導走
❌ 錯誤：
[Conn/注入]----Trace----> IC --(TVS)->GND
尖峰先打進 IC，TVS 只是事後補救
波形對比（概念）
Case 1： _/_ (低很多)
Case 2： /\‾‾ (高很多，還會振鈴)
解析（超核心）：
TVS 離得遠 → 走線電感 L 先把電壓抬高（V = L·di/dt）
所以你看到的殘餘尖峰在 IC 端會很大。
C) 串阻 + TVS：把峰值電流壓下來
在 TVS 後面加串阻 R：
ASCII
Conn/注入 --(TVS到地)---[R]--- to IC
預期波形：尖峰高度與振鈴都下降，但邊緣會變慢。
Vsignal
^ /\ -> 加 R 後變成 _/‾_
|__/ _ 或更平滑
+--------------> t
解析：
串阻降低峰值電流與振鈴 Q 值，也降低打進 IC 的能量。
Trade-off：訊號上升時間變慢（高速線要評估）。
D) RC（低速線）：直接把尖峰“吃掉”
串阻 + 對地電容：
ASCII
Conn/注入 --[R]--+-- to IC
| [C] | GND
預期：尖峰明顯鈍化，振鈴被抑制。
Vsignal
^ /\ -> /‾‾‾
|_/ _ （更平滑）
+-------------> t
解析：
C 對高頻提供低阻抗路徑，配合 R 形成低通濾波。
適用：按鍵、GPIO、慢速感測線。
不適用：高速差分/時鐘（會破壞邊緣與眼圖）。
E) 回流路徑長短（用“地線長度”當變因）
把 TVS 到地的線故意加長 vs 變短（或用細線 vs 寬銅箔）：
TVS -> GND（短寬） ✅ vs TVS -> 長細線 -> GND ❌
預期：回流越長越細，殘餘尖峰越高、振鈴越嚴重。
解析：
回流線電感 L 增大 → 箝位電壓上升
Vclamp ≈ Vtvs + Lreturn·di/dt
ns 級 di/dt 下，Lreturn 變大就是直接“抬高箝位”。
🧠 本單元一句話
⚡ ESD 保護不是“加一顆 TVS 就結束”，而是：
👉 TVS 要放對位置、回流要短而低感、必要時加串阻/CMC/RC 降低殘餘尖峰，並把 ESD 能量優先導到機殼地/屏蔽地；真正設計的成敗，在回流路徑與佈線。
