— （Noise Stack-Up = “每個噪聲都不大，但加起來剛好把你推過門檻”）。系統失效很少是「單一噪聲源太大」，而是：多個小噪聲在同一時間、同一頻帶、同一敏感點疊加，把你的電壓 margin 與時間 margin 一起吃光。最致命的疊加模式通常是：PI（droop/ground bounce）抬門檻 + SI（反射/ISI）歪波形 + 串擾（crosstalk）鼓包 + 時鐘抖動（jitter）推採樣點，最後在某個 pattern/溫度/負載的最壞瞬間穿越判讀門檻。
🎯 單元目標
完成本單元後，你將能夠：• 用「noise stack-up」視角統一 SI/PI/EMI：它們最後都在吃 margin
• 分清雜訊疊加的三種方式：同相相加、RMS 相加、最壞情況疊加
• 會用工程直覺判斷：哪些噪聲會加成（同步/同頻/同路徑），哪些不會（非相關/不同頻帶）
• 看懂系統常見的四種噪聲通道：導通、耦合（C/L）、共模轉換、地/電源參考漂移
• 用 ASCII 心像圖定位：你是哪一種疊加在爆（電壓方向、時間方向、模式轉換、頻帶重疊）
• 把抑制手段回扣到工程：分隔/回流/阻抗/濾波/阻尼/同步管理/測試設計
🧭 一、先給一句話總結（超核心）
👉 系統層雜訊疊加的本質是：不同來源的噪聲，透過共同的阻抗與共同的參考（電源/地/線纜/平面）被“加總”到同一個敏感節點；當它們在同一拍同步出現，margin 就會被瞬間吃光。
🧠 二、你必須先建立兩個“疊加心像圖”：電壓疊加 vs 時間疊加
2.1 電壓疊加：波形被推上推下（眼圖變矮）
ASCII（垂直方向的 stack-up）
Vseen = Videal
± Vreflection
± Vcrosstalk
± Vssn (ground bounce)
− Vdroop (PI)
ASCII（眼高被吃）
Eye height
^ ┌─┐
| ┌──┘ └──┐
|──┘ x x └── ← 多個噪聲疊加讓“可用高度”縮小
+------------------> time
2.2 時間疊加：採樣點被推來推去（眼圖變窄）
ASCII（水平方向的 stack-up）
tseen = tideal
± tj_clock
± tj_data (ISI/反射造成邊緣漂移)
± tskew (路徑延遲差)
± tnoise_to_time (雜訊造成門檻交越時間漂移)
工程直覺：
👉 電壓雜訊會讓門檻更容易被穿越；時間雜訊會讓你更容易在錯的時間採樣。
⚡ 三、雜訊為什麼會“加到一起”？（三個關鍵條件）
條件 1：同一敏感點（同一 receiver / 同一供電域 / 同一參考地）
如果最後都落在同一個比較器門檻、同一個 IO bank、同一個 reference plane，必然疊加。
條件 2：同一通道（共同阻抗/共同回流/共同線纜）
最常見就是 共同阻抗耦合（Common Impedance Coupling）：
多個電流共用同一段電源/地/平面阻抗 → 一個的電流就會變成大家的噪聲。
ASCII（共同阻抗把電流變噪聲）
Load A ----\
+---- Zcommon ---- VRM/GND
Load B ----/
Noise seen at both ≈ (IA + IB) · Zcommon
條件 3：同一時間/同一頻帶（同步或頻帶重疊）
- 同步切換（SSO）、時鐘邊緣對齊 → 容易同相相加
- 頻帶重疊（例如 PDN 反共振頻點剛好在資料頻帶能量最強處） → 疊加更致命
🧠 四、系統層噪聲的“四大疊加通道”（你一定要背）
通道 1：導通（Conducted）
噪聲直接沿著電源線/地線/平面/線纜走到敏感點。
例：buck SW node 造成的 ripple 注入到 ADC 參考、PLL 供電。
通道 2：耦合（Capacitive / Inductive coupling）
- dv/dt 透過寄生電容耦合（電場耦合）
- di/dt 透過互感耦合（磁場耦合） 例：高速 aggressor 線對 victim 線串擾。
通道 3：共模轉換（DM → CM）
不平衡/回流破裂把差模的一部分變成共模，然後共模沿線纜/機殼傳播。
例：差分跨縫、return via 不足、屏蔽接法錯。
通道 4：參考漂移（Reference noise：GND/VDD 不再是“0/定值”）
PI droop、ground bounce、地彈跳會把比較器門檻、接收器參考一起移動。
這會把「電壓噪聲」轉成「時間噪聲」（門檻交越時間漂移）。
🧩 五、雜訊怎麼“算”才像工程？（三種相加規則）
5.1 同相（coherent）相加：直接加（最可怕）
同步切換、同一頻率、相位接近 →
👉 V_total ≈ V1 + V2 + V3
5.2 非相關（uncorrelated）相加：RMS 相加
隨機雜訊、熱噪聲、非同步干擾 →
👉 V_rms_total ≈ √(V1² + V2² + V3²)
5.3 最壞情況（worst-case）疊加：corner 思維
在驗證/可靠度上，你常要假設“都往壞方向走”：
👉 margin_worst = margin_nom − (|A| + |B| + |C| + …)
工程直覺：
👉 不是每次都同時發生，但你要確保「就算同時發生也不爆」。
🧠 六、最典型、最致命的“高速系統噪聲疊加劇本”
- 某個 pattern 造成 SSO（同時切換）
- IO bank 瞬間拉大電流 → ground bounce
- 同時 PDN 在某個頻點阻抗偏高 → Vdroop 加深
- 波形本來就有反射/ISI → 邊緣變形
- 鄰線同拍切換 → 串擾鼓包
- clock jitter 偏到最糟 → 採樣點剛好落在邊緣 → CRC error / 掉包 / reset / latch-up-like symptom
ASCII（一次最壞瞬間）
Vseen = Videal - droop + bounce + reflection + crosstalk
tseen = tideal ± jitter ± threshold_shift
→ 同一拍：V過門檻 & t落錯窗 → 爆
🛠️ 七、抑制系統層雜訊疊加的“工程武器庫”（按優先級）
- 先砍共同阻抗（Zcommon）
• 強化 PDN（降低 Z(f)）、縮回路、增加回流/地 via • 敏感電路用獨立回流/單點連接（避免共用那段 Z） - 把敏感點隔離（分區、分層、分回流）
• Analog / Digital / Power 分區 • ADC/PLL/Ref 供電用乾淨島 + 濾波（但注意回流完整） - 控邊緣與阻尼（減少高頻能量）
• series R / slew control / snubber • 避免把系統推到“反共振尖峰”頻帶 - 管理耦合（串擾/共模）
• 拉線距、縮平行段、維持同參考面 • 差分對稱、換層加 return via、不跨縫 • 線纜出口共模 choke/屏蔽正確接法 - 把“同步最壞瞬間”拆開（去同步化）
• 時序錯開（stagger switching） • 分散同時切換的 bank / 分段驅動
🧪 SYSTEM 實驗題（106/120）
實驗名稱
Noise Stack-Up 量化：用同一系統逐一打開/關閉「PI droop、反射、串擾、jitter」，量測錯誤率與眼圖/波形的疊加效應（ASCII 強化版）
🎯 實驗目的
- 讓你看到：單一噪聲看起來不大，但疊加後會跨門檻
- 找出最大貢獻者：到底是 PI 還是 SI/串擾在主導錯誤
- 驗證：降低共同阻抗、改善回流、控邊緣能大幅降低錯誤尾巴
🧰 器材（教學友善）
• 一個可跑固定高速 pattern 的系統（FPGA/MCU/高速介面）
• 示波器（能看眼圖最好；不行看波形 + FFT）
• 可控負載 step（製造 droop）
• 可插 stub/終端（控制反射）
• 可控鄰線 aggressor（控制串擾）
• 錯誤統計（CRC/BER/重傳率記錄）
🔧 實驗架構與做法
A) baseline（全關）
• 正常去耦、合理終端、鄰線不切換 → error ≈ 0
B) 只開一個噪聲（逐一觀察）
- 只開 droop（負載 step）
- 只開反射（加 stub/拿掉終端）
- 只開串擾（鄰線同步切換）
- 只開 jitter（改 clock/加干擾） → 記錄波形與 error
C) 疊加兩個、三個、四個（看臨界點）
→ 找到「哪個組合」最容易把 error 拉起來
預期：
👉 你會看到 error 往往不是線性上升，而是跨過某個門檻後暴增
D) 修法驗證（先砍 Zcommon）
• 改善 PDN/回流/return via → 再跑同組合
預期：
👉 error 尾巴明顯縮短，系統回到可控
🧠 本單元一句話
🌪️ 系統層雜訊疊加不是把噪聲“平均掉”，而是透過共同阻抗與共同參考把它們“加到一起”；當它們在同一拍、同一頻帶、同一敏感點同步出現，電壓與時間 margin 會被瞬間吃光而失效。先砍共同阻抗、確保回流連續、控邊緣與阻尼、管理耦合與共模，你就能把 noise stack-up 變成可設計。
