— （Tolerance = “你以為是±，系統看到的是最壞情況疊加”）在高速/電源/射頻世界裡，元件公差不是「規格表上的小數點」，而是：系統行為被迫變成一個分佈。當 R、L、C、Vth、ESR、ESL、DCR、介電常數、磁材特性、溫度係數、老化漂移一起疊加時，你的設計就會從「看起來OK」變成「量產時偶發、環境一變就爆」。真正可怕的不是單顆偏差，而是：公差把 margin 吃掉，讓你踩進最壞角落（corner）。
🎯 單元目標
完成本單元後，你將能夠：• 用「分佈」而不是「單一值」理解元件：系統必須對付的是 corner，不是典型值
• 看懂公差如何變成四種系統後果：頻率偏移、阻抗變形、相位/延遲漂移、損耗/溫升改變
• 分清最常見的公差來源：製程差、溫度係數、電壓係數、老化、批次差
• 用 ASCII 心像圖判斷：你哪裡會因為公差踩到共振/反共振、時序違反、穩定度不足
• 把對策回扣到工程：Worst-case corner、Monte Carlo、設計裕量、敏感度分析、可調校正、選料策略
🧭 一、先給一句話總結（超核心）
👉 元件公差的系統後果就是：把你“設計好的中心點”推離目標，讓頻率、阻抗、延遲與穩定性飄移；當多個公差在同一方向疊加，你就會在量產或極端環境踩到最壞 corner，發生偶發錯誤或失穩。
🧠 二、你必須先建立兩個“公差心像圖”：單點設計 vs 分佈系統
2.1 你用典型值設計，世界用分佈回你
ASCII（典型值是一點，量產是一坨雲）
Parameter
^
| o o o
| o oooooo ← 量產分佈
| o o o
+------------------> units
↑
典型值（你用它算）
工程直覺：
👉 不是你算錯，是你只算了「1顆」，但你要交付的是「1萬顆」。
2.2 最壞情況疊加：corner 才是系統真正會遇到的敵人
ASCII（多參數同向偏移 → margin 被吃光）
良率風險 ∝ (R↑, C↓, L↑, Vth↑, ESR↑...) 同時發生的角落
工程直覺：
👉 你以為每個都是 ±5%，系統常常遇到的是「一起往壞方向走」。
⚡ 三、元件公差造成的“四大系統後果”（高速系統最常見）
後果 1：共振/截止頻率偏移（Filter、PLL、PDN、Matching 全會中）
LC 相關的頻率一定會飄：
👉 f₀ ∝ 1/√(L·C)
C 變小、L 變大 → f₀ 往下飄或往上飄（看方向）
系統後果：
• 濾波器通帶/阻帶跑掉
• PLL loop bandwidth 偏移 → 抖動變大或不穩
• PDN 共振點移動 → Z(f) 尖峰剛好踩到負載頻帶
ASCII（共振峰飄移）
Z(f) or |H(f)|
^ /\ (nom)
| / \
| /\ \ (corner)
| / \ \_
+------------------> f
後果 2：阻抗曲線變形（SI/PI/EMI 的共同根源）
你以為阻抗是一條線，公差會讓它變成一個「帶狀區」。
系統後果：
• SI：終端不準 → 反射增加 → 眼圖變窄/變矮
• PI：ESR/ESL/C 偏差 → 反共振尖峰變大/移位
• EMI：阻尼不足 → 振鈴更尖 → 高頻能量外洩
ASCII（阻抗不再是一條線）
Z(f)
^ ┌───────┐ ← 公差帶
| ┌──┘ └──┐
+--------------------> f
後果 3：時序/延遲漂移（setup/hold margin 被慢慢吃掉）
在高速數位中，公差會讓：
• 驅動強度變動 → 上升/下降時間變動
• 門檻電壓變動 → 交越點漂移
• RC 時常數變動 → edge 變慢/變快
• 傳播延遲變動 → skew 增加
系統後果：
👉 本來剛好過的 timing，在 corner 直接 fail。
ASCII（採樣窗被吃掉）
Sampling window: |------valid------|
Corner shifts: |---valid---| ← 變窄/平移
後果 4：損耗/溫升改變（熱→電→更熱：正回授）
DCR、ESR、Rds(on)、磁芯損耗、公差與溫度係數會造成：
• 損耗↑ → 溫升↑ → 參數更飄 → 損耗再↑
系統後果：
• 效率掉、降額（derating）不足就燒
• 溫度造成 PI/SI/PLL 更不穩 → 偶發錯誤
🧠 四、哪些元件公差最容易“引發系統級災難”？（高速/PI/EMI 常見地雷）
- MLCC（電容）：容量會隨 DC bias 下降、溫度係數、批次差（名義 10 µF 可能有效只剩一部分）
- 電感/磁珠：電感值、公差、飽和電流、磁材頻率特性差異大
- 終端電阻/分壓電阻：看似小事，但會直接改反射與門檻
- 晶振/PLL 相關元件：頻率漂移、相位雜訊、loop bandwidth 改變
- 封裝/連接器寄生：你沒列在 BOM，但它們有公差且很致命
🧩 五、你看到的症狀，往往是公差造成的“角落觸發”
- 同設計：有些板子穩、有些板子偶發錯
→ 典型值 OK，corner 出事（Monte Carlo 會直接驗證） - 室溫 OK，高溫/低溫爆
→ 溫度係數 + 參數漂移把你推離工作點 - 量產後才爆、換供應商/換批次更明顯
→ 批次差、材料差、ESR/ESL/介電常數差 - 特定 pattern 才爆（SSO、負載步階）
→ PI/SSN + 公差剛好把 droop 推過門檻
🛠️ 六、對抗公差的“工程武器庫”（按優先級）
- Worst-case corner 設計（先別迷信典型值）
• min/max L、C、R、Vth、ESR、ESL • 最高溫/最低溫/最大負載/最差供電 - 敏感度分析（先抓最致命的那幾個參數）
• 找出 “哪個參數偏 2% 就會讓你爆” • 這些就是你要用錢/版面/架構去換裕量的地方 - Monte Carlo（把良率變成可預測）
• 用統計看失效機率，不再靠感覺 - 設計裕量 + 可調校正（trim/校準/可變元件）
• 例如：可調終端、可調補償、可選 RC、可調電壓/電流限制 - 選料策略：看“有效值”不是名義值
• 電容要看 DC bias 下有效電容 • 電感要看飽和後曲線 • 供應商要看一致性與批次統計，而不是單顆規格
🧪 SYSTEM 實驗題（104/120）
實驗名稱
公差角落觸發：用 Monte Carlo + 實測抽樣驗證「同電路不同元件批次」如何把系統推進失效 corner（ASCII 強化版）
🎯 實驗目的
- 讓你看到：公差不是誤差，是系統行為分佈
- 找出最敏感參數：哪顆元件最值得升級/加裕量
- 驗證：加阻尼/加裕量/可調校正能把良率拉回來
🧰 器材（教學友善）
• SPICE 模擬（支援 Monte Carlo）
• 同一電路板（或同一拓樸）+ 不同批次的電容/電感/電阻
• 示波器（看 droop、振鈴、眼圖或波形）
• 可控負載 step（觸發最壞瞬態）
🔧 實驗架構與做法
A) 模擬：Monte Carlo 先找敏感度
- 設定 R/L/C/ESR/ESL 的公差分佈
- 跑 200~1000 次，統計 droop 峰值、振鈴峰值、眼圖開口 預期： 👉 你會看到「一群 OK、少數踩雷」，而踩雷的參數組合可被追溯
B) 實測：換批次/換值做對比
- 不改電路，只換去耦電容批次/封裝
- 重複同樣負載 step 或高速 pattern 預期： 👉 某些組合 droop 更深或振鈴更尖，錯誤率上升
C) 修復：加入阻尼/裕量/可調校正
- 加阻尼（適當 ESR/阻尼策略）
- 增加關鍵處局部去耦、縮回路
- 調整終端或邊緣控制 預期： 👉 分佈收斂、失效尾巴縮短、良率提升
🧠 本單元一句話
📏 元件公差的系統後果不是“偏一點點”，而是把你的設計推進最壞 corner：共振點飄移、阻抗曲線變形、時序與門檻漂移、損耗與溫升改變；多個公差疊加後 margin 被吃光，量產與極端環境就會從偶發變必發。用 corner + 敏感度 + Monte Carlo + 裕量/校正，你才能把可靠度變成可設計。
