sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺

sync reset reg :

always @ (postedge clk) begin
	if (!rs

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<p class="draft-block draft--p left">作者好，</p>
<p class="draft-block draft--p left">對於 Asynchronous Reset 第5點 [ reset 訊號介入data path的timing,對於setup/hold time check較容易收斂一些 ] 的意思不太清楚，為什麼會有這樣的影響，可以請教你嗎？感謝</p>

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[Verilog] synchronus reset vs asyncronus reset reg