reset

含有「reset」共 5 篇內容

全部內容

發佈日期由新至舊

2024/12/24

你大腦被腐蝕了嗎？ 2024年度代表字「Brain Rot」大解密！

滑手機的時候，有沒有感覺過腦袋變空、思緒停滯？今年，英國《牛津英語詞典》將「Brain Rot」選為2024年度代表字，是對現代數位生活的生動刻畫。本文帶你深入探討「大腦腐蝕」的成因，並討論我們如何在碎片化資訊時代，重拾自主權，激發創造力。

#大腦 #資訊 #代表字

付費限定

數位IC設計第一品牌

2024/07/31

[Verilog] 10分鐘看懂verilog的reset

前篇內容提到說,async reset有著打出glitch的風險, 但除了glitch之外, 如果reset deassert的時間點不對的話可是造出大量metastable的data, 直接導致function fail, 至於assert的時間點因為是async reset,所以何時出發

#reset #async #CDC

付費限定

數位IC設計第一品牌

2024/07/29

[Verilog] synchronus reset vs asyncronus reset reg

sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺 sync reset reg : always @ (postedge clk) begin if (!rs

#async #sync #reset

eating LIN

2024/10/05

作者好，對於 Asynchronous Reset 第5點 [ reset 訊號介入data path的timing,對於setup/hold time check較容易收斂一些 ] 的意思不太清楚，為什麼會有這樣的影響，可以請教你嗎？感謝

出一張嘴

發文者

2024/10/17

eating LIN Hi 您好, 抱歉對於async reset的第5點我有typo,漏打字了,感謝您的糾正對於 Asynchronous Reset 第5點 [ reset 訊號"沒"介入data path的timing,對於setup/hold time check較容易收斂一些這邊想表達的是實際上synthesis階段做timing sign-off的時候 check item除了一般REG2REG的Q->D的timing外還會去檢查reset釋放的時機點是否恰當 https://vocus.cc/article/66aa2b66fd897800016831f0 可以先參考上述這邊reset的timing check,有空我會把後續的探討完成對於sync reset來說,reset的訊號是和data點做and或or後再傳到D_in上某種程度來說,他做為data path中間的combinational的一環,已經被約束過了但async reset type的reg則沒有這一塊,reset訊號是直接送進給多一個port本身帶有reset功能的reg 所以在timing check上他與data path是兩條獨立的 data path check的setup/hold time內沒有reset的成分