Intel 前執行長 Pat Gelsinger（圖中）。Foveros 堆疊技術與 IDM 2.0 改革，是他重建 Intel 競爭力、迎戰台積電 3D 封裝生態的核心戰略。
北美兩家雲端大廠在財報會議上罕見同步點名封裝瓶頸，並指出 AI 伺服器的擴張速度，不再被 GPU 或 NPU 的供應限制，而是被CoWoS（Chip-on-Wafer-on-Substrate，晶片疊晶圓再疊基板）與 3D 堆疊密度卡住。更令人意外的是，這次跳出來發聲的，並不是邏輯晶片公司，而是 HBM（High Bandwidth Memory，高頻寬記憶體）三巨頭：SK hynix、Samsung、Micron。
他們公開表示HBM4 將把封裝推向前所未有的壓力，而邏輯與記憶體之間的 3D 堆疊必須重新定義。
這意味著 SoIC（System on Integrated Chips，系統級整合晶片）與 Foveros（Intel 3D Stacking Technology，英特爾三維堆疊技術）不再只是台積電與英特爾的技術之爭，而是整個 AI 供應鏈的核心戰場。
我們談過馮紐曼瓶頸如何讓晶片邏輯再快、記憶體再大，都逃不出資料傳不夠快的困境。
而在 2025 年的 AI 伺服器中，這個瓶頸已不只存在於邏輯晶片，而是HBM 本身也開始成為塞車源頭。HBM4 會從 1024-bit 介面倍增到 2048-bit，功耗、散熱、接點密度都暴增到邏輯等級。這使得邏輯堆邏輯與記憶體堆記憶體已經不足以解決問題， 邏輯與記憶體必須在 3D 中一體共設計。
技術挑戰與戰略（密度戰 → 平台戰 → HBM 共同設計）
1. | 密度戰：誰能把距離做得最短？
必須先掌握最基本的物理量：互連間距 Interconnect Pitch（晶片間導線的距離）。距離越短，訊號越快，功耗越低，頻寬越大。這已經成為所有 3D 堆疊的共同語言。
台積電 SoIC（System on Integrated Chips，系統級整合晶片）將晶片上下堆疊，採用極小互連間距的銅直接鍵合 Direct Copper Bonding（銅直接接合）。資料在上下晶粒之間傳遞時，就像從一座大樓的 3 樓走到 4 樓。
英特爾 Foveros（Foveros 3D Stacking Technology，堆疊式三維封裝技術）則採用階層式結構，上層是高速邏輯，下層是基底晶粒 Base Die（基底晶片）。兩者互連距離較長，但模組化更高，就像一台大樓外掛的高速透明電梯。
這兩種設計原本只是技術差異，但到了 HBM4 時代，它們突然變成記憶體廠的生死抉擇：HBM 底部的接點密度在 2048-bit 介面下暴增，如果邏輯與 HBM 之間互連不夠密， HBM 反而會成為最先壅塞的地方。
2. | 平台戰：邏輯與記憶體共同定義下一代封裝
HBM4 的加入，讓 SoIC 與 Foveros 的戰局發生翻轉。台積電的 SoIC + CoWoS 組合突然變得無可取代。因為它能讓邏輯與 HBM 的距離縮到極限，熱路徑與電路路徑也能重新設計。
英特爾的 Foveros 也獲得新機會。因為階層式架構讓 HBM 與邏輯可以在不同層處理不同負載， 特別適合需要高速邏輯、寬 I/O、複雜供電的市場。但真正的共通結論是：
HBM4 讓 3D 堆疊從邏輯晶片的選項變成全供應鏈的共工程。
3. | 3D 封裝必須從記憶體開始共同設計
SK hynix 的觀點
他們直接說：HBM4 的熱量與功耗會逼近邏輯晶片。 因此熱與電路設計不再是封裝廠的責任，而是記憶體廠與台積電必須一起定義的問題。 他們開始推動 thermal TSV（熱傳導用穿矽通道）的整合。
Samsung 的觀點
三星提出 Active Interposer（主動式中介層）做為下世代方案， 讓 HBM 不再只是被動配角，而是會直接參與供電網路 PDN（Power Delivery Network）與散熱設計。
Micron 的觀點
Micron 更關切量產： 他們擔心 CoWoS 產能不足會拖慢 HBM 出貨，因此開始與其他封測廠建立新封裝路線， 避免被 3DFabric 綁死。
