🎯 單元目標
完成本單元後，你將能夠：
- 用物理直覺理解「短通道」到底短在哪、麻煩在哪
- 看懂短通道效應核心現象：Vth roll-off、DIBL、速度飽和、熱載子
- 把短通道效應與 漏電、功耗、可靠度、變異性 串成工程因果鏈
- 理解 FinFET / GAA 為何是必然演進，而不是行銷名詞
🧭 一、先給一句話總結（超核心）
👉 短通道效應的本質：Gate 不再是唯一的控制者，Drain/Source 的電場開始「搶控制權」。
長通道：Gate 幾乎說了算 短通道：Drain 電場伸進來干預 → OFF 難關、Vth 飄、漏電上升、可靠度變差🧑🏫 二、給初學者的說明：你要先搞懂「短」到底短在哪
2.1 你以為 MOS 是「門」：Gate 關就關
但短通道下變成：
👉 除了 Gate，Drain 也會從另一端「撬門縫」
所以你明明把 Gate 關小了，仍會有電流偷偷過去。
2.2 一張最直覺的對比圖：長通道 vs 短通道
長通道（Gate 控得住）
S |===========| D
通道長
Gate 控制整段通道
OFF：Gate 能把通道關乾淨
短通道（Drain 電場伸進來了）
S |====| D
通道短
Drain 的電場伸進通道中段甚至靠近 Source
OFF：Gate 想關，Drain 在撬門縫
一句初學者版結論：
👉 短通道 = Gate 的控制力變弱 + Drain 的干預變強
🧠 三、症狀 1：Vth roll-off（臨界電壓下滑）
3.1 現象
👉 L 越短，Vth 越低（roll-off）
ASCII 圖：
Vth
│\
│ \
│ \
│ \____ (L 越短 Vth 越低)
└────────── L
3.2 初學者直覺
通道太短時，Gate 的「關門能力」下降：
- Gate 以前像把整條走廊都蓋住
- 現在走廊太短，兩端（S/D）影響互相串進來
→ 看起來就像 比較小的 VGS 就能導通（Vth 下降）
3.3 工程後果
- ✅ Vth 下降 → 看似更容易導通、速度變快
- ❌ 但 OFF 漏電大增（次臨界漏電暴增）→ 待機功耗飆
🧠 四、症狀 2：DIBL（Drain 誘發位障降低）
4.1 先用一句白話
👉 VDS 越高，Drain 越能把 Source 端的「門檻」拉低，OFF 就更像半開。
4.2 用「山丘」比喻位障（Barrier）
OFF 狀態下，Source 端本來有一座「山丘」擋住載子進入通道。
VDS 變大後，Drain 會把這座山丘「削平」：
位障高度
│\ (VDS 高 → 位障被拉低)
│ \__
│ \__
└────────── 位置（S → D）
4.3 工程後果（非常致命）
- ❌ Vth 變成跟 VDS 有關（臨界點飄了）
- ❌ 高 VDS → OFF 漏電更大
- ✅ 所以先進製程更需要：低壓操作 / 更強 gate 控制（FinFET/GAA）
🧠 五、症狀 3：速度飽和（Velocity saturation）
5.1 現象
短通道 → 電場超強 → 載子速度不再一直增加，會「飽和」
👉 你再加電場，載子也不會更快。
5.2 初學者直覺（高速公路）
- 低速：踩油門 → 明顯加速
- 高速：踩更深 → 受限於阻力/物理上限 → 加速變差
5.3 工程後果
- ❌ 平方律模型更不準
- ❌ gm、增益、飽和區的簡單估算偏差更大
- ✅ 需要 PDK/SPICE 模型與實測校準
🧠 六、症狀 4：熱載子（Hot carrier）與可靠度
6.1 現象
短通道高電場會把載子「加速到很兇」：
👉 高能載子撞擊晶格、甚至注入氧化層 → 造成陷阱/損傷
直覺：
高電場 → 載子像「高速彈丸」
撞擊/注入 → 氧化層與界面受傷
6.2 工程後果
- ❌ Vth 漂移（越用越不一樣）
- ❌ gm 下降、漏電變化
- ❌ 壽命與可靠度下降（HCI、BTI、TDDB 等議題變關鍵）
🧠 七、把因果鏈串起來：短通道效應讓四件事一起變難
短通道讓你同時面對：
- 漏電增加（待機功耗）
- 參數飄移（Vth、gm、ro、matching 變差）
- 模型失效（平方律不再成立）
- 可靠度下降（熱載子、氧化層壓力、BTI）
所以先進製程設計必懂：
- PVT（Process/Voltage/Temperature）
- Variation / Monte Carlo
- 架構級低功耗（DVFS、power gating）
- 新器件結構（FinFET / GAA）
🧠 八、為什麼 FinFET / GAA 是必然？（不是潮流）
如果問題是：Gate 控制力不足
那解法就很直覺：👉 把 Gate 包住通道，控制面變多，OFF 才關得緊。
平面 MOS（單面控制）
Gate
----
channel
----
Body
FinFET（多面控制）
Gate
┌─────────┐
│ fin │ ← 通道像鰭，Gate 包住多面
└─────────┘
GAA（幾乎全包）
Gate 围住通道
( channel )
工程效果：
- ✅ OFF 更像 OFF（漏電下降）
- ✅ DIBL 變小
- ✅ Vth 更穩
- ✅ 縮放可繼續推進
🧾 九、一句話記住本單元
🧨 短通道效應的本質：
👉 Drain/Source 的電場開始搶 Gate 的控制權
結果：Vth 下滑、DIBL、漏電上升、速度飽和、可靠度受損
因此先進製程必須走向 FinFET/GAA + 更強功耗管理
🔬 電子學實驗題（50/120）
實驗名稱
用「VDS 影響 OFF 漏電」觀察短通道效應（DIBL 直覺實驗，實務版）
🎯 實驗目的
- 觀察固定 VGS 下，VDS 增加會使 ID 增加
- 建立 DIBL 直覺：Drain 在幫你把門撬開
- 連結工程後果：高 VDS → 漏電上升、等效 Vth 下降
🧰 實驗器材
- NMOS（建議 2N7000 或類似小訊號 MOS）
- 可調 DC 電源 ×2（VGS 與 VDS 分開更好）
- 電阻 RS（電流感測）
- 萬用電表（量 VRS / VDS / VGS）
- （選配）示波器（更直覺看變化）
🔧 實驗接線 ASCII 圖（含量測點）
(A) 基本架構：用 RS 把電流變電壓
VDS供應 + ---- D
|
| |
VGS供應 + ----| | NMOS
| |
|
S ----[ RS ]---- GND
|
量 VRS
圖說：
- RS 是「電流轉電壓」：
👉 ID = VRS / RS - 你其實在量「OFF 漏電是否被 VDS 撬大」
🔧 實驗步驟（每步都寫你會看到什麼）
Step A：把 Gate 調到「接近 OFF」
- 先把 VDS 設一個中等值（例如 1V）
- 從低 VGS 慢慢調高，找到「ID 很小但可量到」的點
- 例如微安級（μA）或更小
- 把這個 VGS 固定住（這就是你的 near-OFF 設定）
你會看到：
- VGS 明明低於「強導通」，但 ID 不是 0（漏電存在）
Step B：固定 VGS，不斷拉高 VDS（看 DIBL）
- VGS 固定不變
- VDS：0.5V → 1V → 2V → 3V（不要超元件規格）
- 每一步記錄 VRS → 算 ID
你會看到：
👉 VGS 不變，VDS 越高，ID 越大
（這就是 drain 在幫你把門縫撬開）
Step C（加分）：用「等電流」找等效 Vth 飄移
- 設定一個小 ID 目標值（例如 5 μA）
- VDS=0.5V 時，調 VGS 讓 ID=5 μA，記錄此 VGS
- VDS=3V 時，重複調 VGS 讓 ID=5 μA，再記錄此 VGS
你會看到：
👉 VDS 高時，需要的 VGS 更低
= 等效臨界點被拉低（DIBL 的工程語言）
✅ 專業解析（對照你量到的現象）
- 固定 VGS 下 ID 隨 VDS 上升：
👉 短通道下 Drain 電場降低 Source 端位障（DIBL） → 載子更容易注入 - 工程後果：
- 高 VDS 待機漏電更大
- Vth 變成 VDS 的函數 → 設計裕量變小
- 必須靠 FinFET/GAA + power gating + multi-Vth 等策略處理
🧠 實務應用（把這單元接回 SoC/製程/功耗管理）
- 為什麼先進製程「待機功耗」變很難壓？
因為短通道 → DIBL + Vth roll-off → OFF 也被撬開 → leakage 變主角。 - 為什麼電壓不能只靠降 VDD 解決？
降 VDD 能救動態功耗，但短通道下 漏電與可靠度仍會被電場/結構影響，所以得上結構（FinFET/GAA）與架構（power domain）。 - 為什麼 PVT / Variation 變得超重要？
短通道讓 Vth 更飄、matching 更差，設計必須容忍製程/溫度/電壓變動。 - 為什麼 FinFET/GAA 是必然？
因為問題是「Gate 控制力不夠」—— 👉 包覆通道、增加控制面 是唯一符合物理直覺的路。
