— 電路一直都好好的，為什麼一換線、一換板、一升頻、一加負載就突然炸？因為高速世界不是線性變差，而是：你跨過了某個“臨界點”，原本可忽略的寄生、回流、反射、共模路徑會集體跳出來接管行為。
🎯 單元目標
完成本單元後，你將能夠：
• 理解“高速不是頻率高”，而是「邊緣快」與「電氣尺寸變大」
• 知道為什麼高速問題常呈現“突然出現”的斷崖式失效（cliff effect）
• 用 3 個核心門檻預測何時需要把走線當傳輸線
• 看懂最常見的高速災難來源：回流路徑破裂、阻抗不連續、共模轉換、PDN 共振
• 建立系統級直覺：先找臨界點，再設計裕量，不要靠運氣
🧭 一、先給一句話總結（超核心）
👉 高速問題之所以“突然出現”，是因為你跨過了臨界門檻：當訊號上升時間 tr 變得跟走線傳播延遲 td 同一量級，或當寄生造成的尖峰/反射/共振開始大到足以跨過邏輯門檻/保護門檻/EMI 門檻，系統就會從“看似正常”瞬間掉進“不可控”。
🧠 二、先把高速的定義校正：不是 GHz 才叫高速
很多人誤判高速，因為只看時脈頻率 fclk。
真正決定你是不是進入高速地獄的是：上升時間 tr。
2.1 高速的核心指標：tr（邊緣時間）
• tr 越短 → 高頻成分越多 → 越容易激發寄生
• 即使 fclk 只有 10 MHz，但 tr = 1 ns，你已經在 GHz 的邊緣頻譜裡。
ASCII（同樣頻率，不同 tr 的頻譜差異）
訊號
^ __ __ | | | | | tr 很短 → 頻譜很寬
|_____| || |
^ __ __
| / \ / \ tr 很長 → 頻譜較窄
|/ _/
工程直覺：
👉 你換了更快的 driver、換了更強的 buffer、換了新製程 IC，tr 變短，問題就“突然出現”。
🧱 三個臨界門檻：為什麼會突然出現（cliff effect 的真正來源）
你可以把高速世界的“突然”理解成三道門檻：
門檻 1：走線從“導線”變“傳輸線”
當走線延遲 td 與上升時間 tr 同量級，就不能再把線當一個點。
最常用工程判斷（直覺版）：
👉 若 td ≥ tr/6（或線長 ≥ tr 對應的 1/6 波前距離），就要當傳輸線。
ASCII（訊號還沒到，反射先回來）
Driver --->----trace----> Load td td
若 tr 很短，波前像子彈：
你在源端還沒穩，遠端已經反射回來干擾你。
門檻 2：反射/過衝跨過邏輯門檻或保護門檻
在低速時，反射是“抖一下”。
在高速時，反射可能把電壓推過：
• VIH/VIL（誤判 0/1）
• 絕對最大額定（打到 ESD/鉗位）
• EMI 門檻（輻射突然變嚴重）
ASCII（反射造成過衝）
V ^ /__ <- overshoot | ____ / ____ |_/ -> 可能超過 Vmax 或跨過 VIH
+------------------> t
結果：
👉 你可能不是“功能壞”，而是“偶發錯誤”開始大量出現。
門檻 3：系統進入共振（PDN/封裝/走線形成 LC）
當你的 PDN（電源網路）或走線寄生形成共振點，雜訊會突然被放大。
ASCII（PDN 共振放大雜訊）
雜訊幅度
^ / | / \ <- 在共振頻點暴衝
|________/ ________ +----------------------> 頻率
工程直覺：
👉 你改一顆電容的 ESR/位置、改一段走線、改一個接地孔，PDN 共振點移動，系統突然從穩變不穩。
⚡ 四、最常見的“突然故障”觸發事件（你一定遇過）
- 換更快的 IC（tr 變短）
- 走線變長 / 線材變長（td 變大）
- 板子改版：參考平面切割、過孔、層切換（回流破裂）
- 負載變動：連了新模組、插了線、加了探棒（阻抗改變）
- 電源換供應器、換 DC-DC、換電容料號（PDN 變形）
- 溫度上升：延遲、門檻、阻抗、漏電都在飄（裕量被吃掉）
ASCII（“差一點點”造成突然掉崖）
裕量
^ | 原本： |||||||||
| 改版： |||||
| 再升溫：||
| 再加線：| <- 直接跨過失效線
+-----------------> 變更累積
🧠 五、高速突然失效的第一性原因（你要背的是這個）
你可以把所有高速災難濃縮成 4 句話：
- 回流路徑不連續 → 共模暴增 → EMI/抖動/誤判
- 阻抗不連續（via、連接器、stub）→ 反射/振鈴
- PDN 不穩（去耦/共振）→ 供電噪聲變成時序噪聲
- 邊緣太快 → 激發所有寄生 → 你以為的“理想電路”崩潰
ASCII（四大根因地圖）
Edge (tr) ↓ [Parasitics] → ringing/overshoot [Return path] → common-mode noise [Impedance] → reflections [PDN] → supply bounce → jitter/logic errors
🧪 SYSTEM 實驗題（97/120）
實驗名稱
高速“突然出現”驗證：用同一條線，改變上升時間 tr 與線長 td，觀察反射、過衝、振鈴與誤判門檻（ASCII 強化版）
🎯 實驗目的
- 證明高速問題是“臨界點”而非線性變差
- 量測：同一條線在不同 tr 下反射會如何突然變嚴重
- 量測：線長增加到某個程度後，波形突然不可用
- 建立工程直覺：問題不是“有沒有反射”，而是“反射是否跨門檻”
🧰 實驗器材（安全、可重現）
• 方波訊號源（可調上升時間，或用不同 driver/串阻改 tr）
• 示波器 + 探棒（盡量用短接地彈簧）
• 幾條不同長度的同軸線/杜邦線（10cm、50cm、1m）
• 終端電阻（50Ω、100Ω、1kΩ 可選）
• 串聯電阻（10Ω、33Ω、100Ω）用來“放慢邊緣”
🔧 實驗架構
ASCII（線長/終端可換）
Pulse Source --[Rseries?]---- Cable/Trace ---- Load (Rload)
量測點：
• Source 端波形 Vs(t)
• Load 端波形 Vl(t)（若可雙通道同時量）
🔧 實驗步驟 + 解析（ASCII 加強）
A) 固定線長，改 tr（用串阻 Rseries 放慢邊緣）
- 先不加 Rseries（最快邊緣）量波形
- 加 33Ω，再量
- 加 100Ω，再量
預期現象：
• tr 越快 → overshoot/ringing 越大 → 看起來“突然很亂”
• tr 變慢 → 波形突然變乾淨（你跨回低速區）
ASCII（快 vs 慢）
快： _/‾_/_/_ (振鈴明顯)
慢： _/‾‾‾‾‾_ (振鈴小很多)
解析：
Rseries 降低 di/dt，等同降低激發寄生 LC 的能量，也讓反射峰值更不致命。
B) 固定 tr，改線長（td 變大）
- 10cm 線
- 50cm 線
- 1m 線 同樣設定與負載，量 load 端波形。
預期：
• 短線：幾乎像集中元件
• 長線：開始看到反射階梯、延遲、振鈴
• 再更長：會突然跨過誤判門檻（cliff）
ASCII（長線出現反射階梯）
Vl(t) ^ --------__ <- 反射回來一段一段疊
|_______/ +---------------------> t
解析：
當 td 接近 tr，你會看到“波前傳播”的本質，反射回來干擾到源端與負載端。
C) 終端匹配：用 50Ω（或合適阻值）把反射“殺掉”
- 無終端（或高阻負載）
- 加終端電阻匹配（例如 50Ω） 比較反射與振鈴。
ASCII（無終端 vs 匹配）
無終端： _/‾_/_/_
匹配： _/‾‾‾‾‾‾_ (幾乎不振)
解析：
匹配的本質：讓波到終點不反彈（能量被吸收在終端）。
🧠 本單元一句話
🚀 高速問題會“突然出現”，不是電路變壞，而是你跨過了臨界門檻：tr 與 td 同級、反射跨門檻、或共振點被激發；工程師的功夫就是提前預測那個門檻，讓設計永遠站在安全裕量內。
