主題：材料決定上限——從晶體結構、缺陷、摻雜與基本電性，建立「製程工程語言」：每一步製程最後都會回到 元件電性、良率、可靠度。
🎯 本週主題（流程中的位置）
本週位於全流程的 [0] 入口：材料與基礎。
你的任務不是背名詞，而是建立 3 個對應關係：- 材料/晶體缺陷 → 會造成什麼電性偏移與良率風險？
- 摻雜與載子 → 會影響哪些元件參數（Vt、Leakage、Rs、接面）？
- 材料純度與汙染 → 為何後面 Clean / Thermal / Implant 會如此嚴格？
🧠 重點整理（高分必備工程語言）
1) 「晶圓到晶片」為什麼先談材料？
- 你後面學的：氧化、沉積、光刻、蝕刻、佈植、CMP…
本質上都是在 控制材料的形狀、成分、界面、缺陷密度。 - 所以材料章的核心不是「Si 是什麼」，而是：
Si 的晶體品質如何被破壞、如何被修復、如何被量測與管控。
2) 晶體結構與材料基本觀念（考點會藏在這裡）
- 單晶（Single crystal） vs 多晶（Poly） vs 非晶（Amorphous）
- 單晶：缺陷密度低、載子遷移率與一致性好（元件主體）
- 多晶：晶界多、散射多（常見於某些薄膜或閘極材料議題）
- 晶向（Orientation，如 <100>、<111>）會影響：
- 氧化速率、蝕刻速率、界面態密度、機械性（後面章節會回收）
工程語言要會講：
「晶向選擇」其實是 製程視窗（process window）的一部分，不是材料課的孤島。
3) 缺陷（Defects）＝良率的前因（本章要建立缺陷地圖）
你至少要能分 3 類缺陷，並知道它們會長什麼樣：
點缺陷（Point defects）
- 空位（vacancy）、間隙原子（interstitial）
- 會影響擴散、佈植後修復、漏電與可靠度尾巴（tail）
線缺陷（Dislocations） - 典型是位錯線（dislocation）
- 後果：局部電性異常、漏電、breakdown 風險上升
面缺陷（Stacking faults / grain boundaries / interface defects） - 尤其「界面缺陷」會在 MOS 結構造成問題（後面 Vt、SS、mobility 都會回收）
高分關鍵句：
缺陷不是只有「有/沒有」，而是「密度、分佈、位置」決定你良率掉多少。
4) 摻雜（Doping）與載子（Carrier）直覺（一定要能秒講）
- 摻雜做的事：改變 自由載子濃度 → 改變導電性與接面行為
- n-type（施主 donor）→ 電子為主
- p-type（受主 acceptor）→ 電洞為主
你要會把「摻雜」跟「元件電性」對上：
- 摻雜濃度 ↑ → 電阻率 ↓（更導電），但也可能造成：
- 接面漏電增加、擊穿特性改變、散射變多（遷移率下降）、短通道控制需求變更
- 摻雜分佈（深度/梯度）→ 會影響：
- 接面深度、Rs、Vt、leakage、變異性（variability）
5) 重要電性詞彙（你要用它們說製程）
- Resistivity ρ（電阻率）、Conductivity σ（導電度）
- Mobility μ（遷移率）：被缺陷、雜質、界面粗糙散射影響
- Carrier concentration n/p（載子濃度）
- Bandgap Eg（能隙）：材料本質，影響漏電與溫度敏感性
- Intrinsic vs Extrinsic（本徵/摻雜後）
高分表達：
「後續每個製程單元，都是在用工程手段改變 μ、n/p、界面缺陷密度、應力與幾何形狀。」
6) 溫度與材料（你要有「熱會把事情放大」的直覺）
- 熱製程（thermal）會造成：擴散、缺陷修復、氧化、應力變化
- 同時溫度也會放大：漏電、遷移率變化、材料反應速率差異
一句話：
溫度是製程的加速器，也是失控的放大器。
🧩 流程圖
- 材料本質：Si／Eg（能隙）／晶向／純度
- 晶體品質：缺陷密度（點缺陷／線缺陷／面缺陷）與界面態
- 摻雜概念：n/p、摻雜濃度、深度分佈、電阻率、遷移率
- 後續製程對應：Thermal（熱製程）／Depo（沉積）／Litho（光刻）／Etch（蝕刻）／Implant（佈植）
- 最終回到的目標：元件電性（Vt／Id／Leakage）＋良率（以缺陷驅動的良率風險）
⚠️ 缺陷 / 汙染 / 良率：本章就要先有「風險語言」
常見良率風險（本週先記 5 類）
- 顆粒（Particles）→ 造成短路/斷路、開路、局部蝕刻異常
- 金屬汙染（Metals）→ 深能階、漏電、壽命下降
- 有機汙染（Organics）→ 介面品質差、薄膜附著差
- 水氣/氧（Moisture/Oxygen）→ 非預期氧化、薄膜變質
- 晶體缺陷（Defects）→ 變異性、漏電、崩潰點增加
高分角度：
你要把每個缺陷都連到「它會造成哪一種失效模式」（例如 leakage、breakdown、open/short）。
✅ 考點速記（期中必背 10 條）
- 這門課主線：Wafer → FEOL → MOL/BEOL → Test/Package
- 材料章核心：材料/缺陷/摻雜 → 元件電性與良率
- 單晶 vs 多晶 vs 非晶：晶界與缺陷密度差異對電性影響
- 缺陷三類：點缺陷、位錯、界面/面缺陷（知道後果）
- 摻雜目的：控制載子濃度 → 控制導電性與接面行為
- n-type/p-type：donor/acceptor 與主要載子
- 摻雜濃度與分佈會影響：Vt、Rs、leakage、junction depth
- 遷移率 μ 會被：雜質散射、缺陷散射、界面粗糙散射影響
- 溫度是加速器：擴散、缺陷修復、氧化、反應速率都會放大
- 良率語言：defect density、分佈、位置決定出貨風險
🧠 反思與檢討（把這章讀成「工程腦」）
我這週做得好的地方
- 我把「材料」跟「後面製程」連起來，不再把材料當物理課背誦。
- 我開始用同一套詞彙描述製程：參數 → 結構/缺陷 → 電性 → 良率。
我需要補強的地方（下週前要補）
- 我容易只記名詞，沒有把它連到「電性後果」。
- 改法：每個名詞旁邊強制寫一句「會造成什麼電性/良率問題」。
- 我對缺陷分類還停留在概念，缺乏「實際長相與量測」的直覺。
- 改法：下週開始每章都補一欄「常用 monitor / 檢測方法」（即使課本還沒教也先做對應）。
- 我需要建立「製程視窗」思維：不是能做就好，是要可重複、可量產。
- 改法：每個章節固定回答：關鍵參數是什麼？容忍範圍是什麼？會怎麼失控？
下週（Device Technology）我帶著三個問題去上課
- 元件電性（Vt/Id/Leakage）到底對應到哪些材料/界面/摻雜？
- 哪些參數最容易造成變異（variability）？
- 哪些失效是材料與缺陷早就埋下的伏筆？
