全加器
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Verilog 是一種 硬體描述語言(HDL)，HDL 類似於一般的電腦程式語言，例如 C 語言，但它專門用於描述硬體結構和邏輯電路的行為。這使得 HDL 與其他用於數值計算的語言有所不同。
而本系列的主要目的為透過整理好的學習資源幫助有志踏入此領域的小白大學生一個快速入門Verilog基礎的機會。
本章節將帶你深入理解如何利用基礎的半加器與半減器，一步步構建出具備進位或借位功能的 全加器與 全減器。這不只是邏輯功能的延伸，更是你從模組化思維進入大型邏輯電路設計的關鍵訓練。
透過本章的學習，你不僅能掌握如何「組合出更強大的邏輯元件」，還能建立模組化、分層次的邏輯設計能力。
本章節將帶你深入了解 數位電路中最基本的運算元件之——加法器（Adder），從簡單的 半加器（Half Adder） 推導至功能完整的 全加器（Full Adder）。
