Verilog
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本單元教學如何規劃與設計有限狀態機，以實現 0110 序列偵測電路。內容涵蓋狀態圖設計、狀態表製作、Verilog程式碼實作，以及testbench的撰寫與模擬。透過此教學，讀者將學習 Mealy 型 FSM 的設計步驟，包含狀態暫存器的初始化與更新、下一個狀態的決定，以及輸出函數的設計。
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本單元，我們要邁向循序邏輯電路的描述，也就是所謂的Sequential Circuit。並透過練習一個範例電路來學習Sequential Circuit 的完整設計。
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上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
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本章節實作組合邏輯電路，包含解碼器、編碼器、優先編碼器、多工器、解多工器、比較器和ALU電路，並比較不同模型 (behavioral model, data flow model) 的實現方式。
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在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
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前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
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FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
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在本章節中，我們將學習如何透過將小型模組（Module）組合的方式，設計出更大型且複雜的電路元件。
透過設計一個 4 位元的加法器（4-bit Adder）來了解上述觀念，這個大模組是由 4個全加器（Full Adder）小模組組合而成。
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本章節說明如何撰寫 Testbench 來驗證全加器模組的正確性，包含輸入信號的產生和輸出信號的檢查，並提供使用迴圈改寫 Testbench 的範例。