Verilog

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

2024/11/04

[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!

想要跨入Verilog的領域時總是發現好像不像c code一樣有滿滿的資源對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄

#HDLbits #Verilog #IC設計

2024/10/31

[Verilog] 10分鐘看懂CDC問題

CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題, 雖然增加了Design的難度, 卻因為它所帶來的諸多優勢令人難以放棄, 舉例來說, 假如module A的spec對於performance的需求遠小於module B, 那麼modul

#CDC #STA #IC

Ryan Gao

大佬再多上點CDC硬菜

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2024/10/28

[Verilog] STA分析 - setup / hold violation 怎麼workaround

前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio

#STA #IC設計 #Verilog

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#Verilog #timing #出一張嘴做IC

2024/10/01

[Verilog] STA分析 - setup time violation如何處理 ? (原創)

上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一

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2024/08/12

[Verilog] clk skew vs clk jitter

clk skew 和 clk jitter差別是甚麼? clk skew 指的是兩顆reg 因為clk 到達的時間不同導致雖然後是屬於於同一個cycle的行為卻會有先到後到的問題通常成因為 wire length cell delay clock distribution

#clktree #clk #skew

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2024/07/29

[Verilog] synchronus reset vs asyncronus reset reg

sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺 sync reset reg : always @ (postedge clk) begin if (!rs

#async #sync #reset

eating LIN

作者好，對於 Asynchronous Reset 第5點 [ reset 訊號介入data path的timing,對於setup/hold time check較容易收斂一些 ] 的意思不太清楚，為什麼會有這樣的影響，可以請教你嗎？感謝

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2024/07/25

[Verilog] 10分鐘看懂setup time / hold time check (原創)

面試必考題, 人人說的一口好setup time / hold time 但是除了公式外很沒有感覺, 小弟出一張嘴經年累月用心體會說說對這個timing設定的感想, 講一下我消化完對他的定義 setup time 指的是當訊號要被抓住前必須保持穩定幾秒 hold time 指的是當訊號被

#IC設計 #數位IC設計 #出一張嘴做IC

UT S

以拍照做比喻易懂且生動(讚)，不知有無針對違反 setup/hold time 時的應對方法做解釋的篇章 ?

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2024/07/24

[Verilog] 10分鐘看懂數位IC的0/1是甚麼 (原創)

數位IC裡我們關注的都是0或1, 大家都知道電腦是0101在做二進位的運算, 在晶片裡又是怎麼做到的? 實際上我們在設計晶片時,會給他一個VDD跟GND, VDD-GND給的是預期的Driving volatge, 像是5V或9V 以5V為例 0或1物理上就是目前的電壓靠近0V或5

#IC設計 #數位IC設計 #出一張嘴做IC

不露屁屁的小新

2024/03/12

#10. 他真的「非常」難

你，想嘗試困難的事情嗎？

#硬體描述語言 #Verilog #腦力激盪

吳金龍

有點暈，我不是這個料……😵‍💫