前面文章提到過clk gating check實際上就是在check gating cell的enable訊號

檢查enable的timing是否能滿足STA的check,

不過不知道各位有沒有發現到,

這條path看起來很單純呀而且我還用上了latch大法,

可能讓訊號走完1整個cycle

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[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check


上篇文章提到說

由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需,

因為沒有一個比較的基準點,

所以需要

音樂藝文

作者好，想請教在講解 req 最短要拉多久的第一張圖。
為什麼在 clk1 第 3 個 clk edge 所採樣到的 是 o.o.x，
不是 o 或 x

成功

限制

設計

[Verilog] 10分鐘看懂CDC的2DFF

前面探討完setup time / hold time violation的原因跟解法,

來更進一步探討一下現實面,

實際ic design中,

我們有可能會碰到一個狀況,

synthesis過後path出現了setup time violation 或 hold time violatio