到了最後一個階段,

我們做了這麼多CG cell insertion後,

要怎麼知道到底是不是對Design有幫助的呢?

是否有個rule又或是量化的數據來解釋說CG的效果如何



在下面這篇paper中提到了幾種觀測CG cell efficiency的方法

J. Srinivas, M

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[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

前面文章曾經提到說,

除了我們在寫rtl當下直接撰寫加入的cg cell外,

實際上我們有些clk gating cell是靠tool自己幫忙插的,

[Verilog] 10分鐘由淺入深看懂 clock gating -2

那麼tool是怎麼判斷說哪邊要插gating cell的呢?





音樂藝文

訊號

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

前面文章提到過clk gating check實際上就是在check gating cell的enable訊號

檢查enable的timing是否能滿足STA的check,

不過不知道各位有沒有發現到,

這條path看起來很單純呀而且我還用上了latch大法,

可能讓訊號走完1整個cycle

條件

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在,

像是enable output 必須在指定的區間內才能trigger,

這也使的這條path上的timing變得更嚴苛,

因此就開發出了一個新的架構來解決上述的問題,

也就是大家常看到的latch based的cl

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

先前文章中提提了幾種low power design常用的手法

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

其中最廣為使用的招數就是clock gating

藉由停住當下沒在運作的module clk 及clk network 來達到

[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design 

很有意思，記住了！

clock不是時鐘嗎!？老外講我要「鐘」你，是什麼鬼啊？這又是另一個老外的神邏輯俚語了而且真的要實戰英文中才比較會遇到 老外講我要「鐘」你，你就要小心了因為意思是要揍(hit)你的臉 英文有所謂的clock face，字面意思是時鐘的臉，也就是鐘的正面(有時針分針的那一面)據說這個「clock=hit」的用法就是從這裡來的clock (face)原本是鐘的正面，後來就可以用來指人的臉clock就從鐘的臉衍生出人臉的意思就好比迪士尼動畫&lt;美女與野獸&gt;中，那個有臉而且會講話的「時鐘管家」一樣所以把clock當作動詞用時，就變成「揍臉」的意思囉 Dude(老兄), I almost(幾乎要) clocked(揍臉) you just(就在) now(現在、方才).老兄，我剛差點要給你的臉一記飛拳了。 (首圖取自&lt;直到黎明 Until Dawn&gt;)

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你知道I will clock you是什麼意思嗎?


539. Minimum Time Difference

給定一個輸入陣列timePoints，每個陣列元素都是一個24小時制的時間。
請問最小的時間差距是多少?

註:

請以分鐘為單位回答。




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clo + c + k = 寺日 + 計 or 估 + 器 = 時 + 計 or 估 + 器 = 時計器 or 時估器 or 時計估器 = clock，直譯即「時計器」或「時估器」或「時計估器」。此外，clock 也可以直接轉換漢字「鐘」或「時鐘」，......



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