STA

[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

2024/11/27

介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en

#icg #lowpower #STA

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

eating LIN

作者好，想請教在講解 req 最短要拉多久的第一張圖。為什麼在 clk1 第 3 個 clk edge 所採樣到的是 o.o.x，不是 o 或 x

2024/10/31

[Verilog] 10分鐘看懂CDC問題

CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題, 雖然增加了Design的難度, 卻因為它所帶來的諸多優勢令人難以放棄, 舉例來說, 假如module A的spec對於performance的需求遠小於module B, 那麼modul

#CDC #STA #IC

Ryan Gao

大佬再多上點CDC硬菜

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[Verilog] STA分析 - setup / hold violation 怎麼workaround

2024/10/28

前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio

#STA #IC設計 #Verilog

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[Verilog] STA分析 - hold time violation如何處理 ? (原創)

2024/10/02

上一篇內容提到說, hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value, 導致reg在還沒完全把data取樣下來時他的input端口就開始震動, 可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in

#hold #time #STA

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[Verilog] STA分析 - setup time violation如何處理 ? (原創)

2024/10/01

上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一

#Verilog #timing #出一張嘴做IC

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[Verilog] 10分鐘看懂setup time / hold time check (原創)

2024/07/25

面試必考題, 人人說的一口好setup time / hold time 但是除了公式外很沒有感覺, 小弟出一張嘴經年累月用心體會說說對這個timing設定的感想, 講一下我消化完對他的定義 setup time 指的是當訊號要被抓住前必須保持穩定幾秒 hold time 指的是當訊號被

#IC設計 #數位IC設計 #出一張嘴做IC

UT S

以拍照做比喻易懂且生動(讚)，不知有無針對違反 setup/hold time 時的應對方法做解釋的篇章 ?