🎯 單元目標
完成本單元後，你將能夠：
1. 讀懂 MOS 的兩張關鍵曲線：
- 輸出特性：ID–VDS（固定 VGS）
- 轉移特性：ID–VGS（固定 VDS）
- 截止區、線性區（Triode）、飽和區（Saturation）
3. 釐清 VGS 與 VDS 各自控制什麼
4. 把 I–V 行為連到實務：
- 開關、放大、電流源
- 功耗、尺寸（W/L）、Ron、漏電、可靠度
🧭 一、核心觀念先講透
MOSFET 的 I–V 曲線不是背公式，而是一張 「通道狀態地圖」。
你可以把 NMOS 想成：
👉 一條在矽表面被電場「畫出來的電子水道／小路」。
- VGS：決定水道「有沒有、厚不厚」（載子濃度、通道厚度）
- VDS：決定水道「被拉扯到什麼形狀」（沿通道電位梯度、通道末端變薄）
一句話：
👉 VGS 控制通道厚度，VDS 拉扯通道形狀。
🧑🏫 二、給初學者的超白話補強（很重要）
如果你是第一次看 MOS I–V，請先把它當成「鋪路＋拉扯」：
2.1 Gate（VGS）= 鋪路的人
- VGS 太小：地表沒有形成連續反轉層 → 沒路 → 幾乎不走（ID≈0，剩漏電）
- VGS 變大：路開始出現、變寬、變厚 → 更好走 → ID 變大
2.2 Drain（VDS）= 拉扯路尾的人
- VDS 小：路從 Source 到 Drain 幾乎同樣厚 → 像一根均勻水管 → 電流跟 VDS 很像線性增加
- VDS 大：靠近 Drain 端被拉薄 → 薄到「形成夾斷區 pinch-off」 重點：不是整條斷掉，而是「可控制的有效通道縮短」，末端變成高電場收集區。
2.3 你真正要記住的工程直覺
- VGS：決定“通道能承載多少電流的能力”
- VDS：決定“通道沿途是否被拉扯變形到夾斷”
🧠 三、工程師最常看的兩張曲線
(A) 輸出特性：ID–VDS（固定 VGS）
這張圖回答：
👉「在某個 Gate 設定下，Drain 拉多大，電流怎麼變？」
ASCII 形狀（曲線族）：
ID
│ VGS3 ────────────
│ VGS2 ─────────
│ VGS1 ────────
│ VGS0 ──────
│ Vth附近 ────
└────────────────────────────────── VDS
線性區（像電阻） 飽和區（像電流源）
(B) 轉移特性：ID–VGS（固定 VDS）
這張圖回答：
👉「Gate 多推一點，通道變厚多少？電流能拉起多少？」
ASCII 形狀：
ID
│ 強反轉（通道厚）
│ /
│ /
│ /
│__________/__________________________ VGS
Vth 次臨界（漏電主導）
⚙️ 四、輸出特性（ID–VDS）的真正直覺：通道被塑形
以 NMOS 為例（Source 接地）。
4.1 截止區（Cutoff）：根本沒路
條件：VGS < Vth
通道狀態：
Gate: 低
Oxide
─────
S X X X D （沒有連續反轉通道）
直覺：
- 表面沒有形成反轉層
- Source 到 Drain 沒有連續電子路
- ID ≈ 0（剩漏電、次臨界電流）
工程意義：
- ✅ 當「開關關閉」
- ⚠ 深亞微米或高溫下：漏電可能顯著（後面短通道/次臨界會再深入）
4.2 線性區（Linear / Triode）：有路而且整條都通
條件：VGS > Vth 且 VDS 小（約 VDS < VGS − Vth）
通道狀態（厚度沿途差不多）：
S ========= D
（通道連續、均勻）
直覺（把它當可變電阻就對了）：
- VGS 越大 → 通道越厚 → Ron 越小
- VDS 越大 → 推動力越大 → ID 越大（近似線性）
工程意義：
- ✅ 當「開關導通」主要工作區（Ron 決勝負）
- ✅ 也可當「類比可變電阻」：取樣保持、開關電容、類比開關、可變衰減器
- ⚠ 注意：Ron 造成壓降、發熱、失真（尤其類比訊號）
4.3 飽和區（Saturation）：Drain 端被夾斷，電流主要由 VGS 決定
條件：VGS > Vth 且 VDS 大（約 VDS ≥ VGS − Vth）
通道狀態（靠近 Drain 端被拉薄 → 出現夾斷區）：
S =======| D
|
（pinch-off 高電場區）
最重要直覺：
- 不是整條通道都斷掉
- 是「有效通道長度縮短」＋「末端變成高電場收集區」
- 因此 ID 對 VDS 不再那麼敏感 → 曲線變平坦
工程意義：
- ✅ 類比放大器最常用區（把 MOS 當電壓控制電流源）
- ✅ 電流鏡、偏壓源、差動對、跨導元件的基礎
- ⚠ 現實中 ID 仍會隨 VDS 稍微上升：通道長度調變（後面會接 ro）
🧠 五、轉移特性（ID–VGS）的直覺：通道從無到有再到厚
轉移曲線是 MOS 的「控制力」曲線：
你在看的是：Gate 對通道載子密度的控制效果。
工程直覺分三段：
5.1 VGS < Vth：次臨界（Subthreshold）
- 表面還沒形成強通道
- 但仍有指數型電流（漏電、次臨界導通）
- 製程越小，這段越重要（低功耗/待機功耗的關鍵）
5.2 VGS ≈ Vth：剛跨過門檻
- 通道開始連通
- ID 開始明顯上升
- 你在實驗上會看到「膝點」或「明顯抬升段」
5.3 VGS >> Vth：強反轉（通道變厚）
- 載子密度增加
- gm 變大、驅動能力上升
- 但也可能帶來更多功耗與熱
🧩 六、工程師真正拿 I–V 曲線做什麼？
6.1 當開關：你在意的是 Ron 與漏電
你要的是：
- 導通時：Ron 越小越好
- 壓降小、熱小、效率高
- 關斷時：漏電越小越好
- 待機功耗低、不誤動作
典型場景：
- CMOS 邏輯閘、負載開關、功率 MOS、DC-DC、電源路徑控制
6.2 當放大器：你在意的是飽和區的「電流源特性」
在飽和區：
- VGS 主導 ID（像受控電流源）
- VDS 提供操作空間，但會影響 ro（輸出電阻）
典型場景：
- 差動對、電流鏡、LNA、OPA、VCO、混頻器的跨導級
6.3 尺寸（W/L）就是你在「重畫曲線」
MOS 的 I–V 不是命運，是你用尺寸在塑形：
- W 變大（更寬）：
- 可承受更大電流
- Ron 更小
- 但 Gate 電容更大 → 可能變慢、動態功耗上升
- L 變小（更短）：
- 更快、驅動更強
- 但短通道效應更強、漏電更大、ro 變差、可靠度壓力更高
工程一句話：
👉 I–V 曲線不是固定的，你用 W/L、製程與偏壓去塑形它。
🧾 七、一句話記住本單元
📈 MOS 的 I–V 曲線是一張「通道形狀地圖」：
- VGS 決定通道厚度（有沒有路、路有多寬）
- VDS 決定通道被拉扯的形狀（是否夾斷）
- 線性區像電阻、飽和區像電流源
🔬 電子學實驗題（40/120）
MOS 輸出特性（ID–VDS）與轉移特性（ID–VGS）量測（實務版）
🎯 實驗目的
1. 量測並繪製 ID–VDS 曲線族（固定多組 VGS）
2. 量測並繪製 ID–VGS 轉移曲線（固定 VDS）
3. 從曲線辨識截止、線性、飽和區
4. 估測 Vth 位置、觀察 Ron 隨 VGS 變化趨勢
5. 連結曲線形狀到工程用途（開關/電流源）
🧰 實驗器材
- NMOS（2N7000 或任一可量測 NMOS）
- 直流電源 ×2（VDD、VG）
- 電阻 RD（建議 100Ω～1kΩ 依電流大小調整）
- （建議）RS 小電阻做電流感測（例如 10Ω～100Ω）
- 萬用電表（最好 2 台：一台量電壓、一台量電流）
- 麵包板、杜邦線
- （若電流較大）散熱片或縮短量測時間避免過熱
🔧 接線方式（基本量測架構）
方式 1：直接量 ID（電表串接）
+VDD ── RD ── D (NMOS) S ── GND
VG ─────────── G
方式 2：用 RS 感測 ID（更穩更好算）
+VDD ── RD ── D (NMOS) S ── RS ── GND
VG ─────────── G
量 VRS：
👉 ID = VRS / RS
示意：
+VDD
|
[RD]
|
D ----o 量 VDS
|
| | NMOS
VG ---| |
| |
| S ---[RS]--- GND | 量 VRS → ID=VRS/RS
🔧 實驗步驟 A：輸出特性（ID–VDS 曲線族）
1. 設定 VG = VGS1（例：1.8V）
2. 從 VDD = 0V 開始逐步上升（等於掃 VDS）
3. 每個 VDD 點記錄：
- VDS（D-S 之間）
- VRS（若有 RS）→換算 ID
4. 固定 VG 不變掃完後，改下一組 VG：
- 2.5V、3.3V（或你實驗板上能穩定提供的電壓）
5. 形成多組曲線族
🔧 實驗步驟 B：轉移特性（ID–VGS 曲線）
1. 固定 VDD（例如 2V 或 3.3V）
2. VG 從 0V 緩慢上升
3. 每點記錄：
- VGS（實際 Gate 對 Source）
- ID（或 VRS 換算）
4. 找出 ID 明顯抬升的區域（Vth 附近）
✅ 實驗題目
題目 1：輸出特性曲線族判讀
(1) 在 VGS = 1.8V / 2.5V / 3.3V 時，曲線哪一段近似線性？
(2) 哪一段開始趨於平坦？你如何判定進入飽和？
(3) VGS 提升時，曲線整體為何上移？請用「通道厚度」解釋。
題目 2：Ron 趨勢估測
在低 VDS 區域，取兩點估斜率，近似：
Ron ≈ ΔVDS / ΔID
(1) 比較不同 VGS 的 Ron 大小
(2) 解釋為何 VGS 越高 Ron 越小
題目 3：Vth 估測
(1) 從 ID–VGS 曲線找出 ID 明顯開始抬升的 VGS
(2) 你採用的判準是什麼？（例如 ID=1mA 時的 VGS、或曲線膝點）
題目 4：飽和區「不完全平」的原因（進階）
(1) 你有沒有看到飽和後 ID 仍微微上升？
(2) 請用「有效通道長度變短」的概念解釋（通道長度調變）
📊 預期實驗結果
(A) ID–VDS 曲線族（固定多組 VGS）
ID
│ VGS=3.3V ────────────╮
│ │
│ VGS=2.5V ────────╮ │
│ │ │
│ VGS=1.8V ───────╮ │ │ │ │
│ ││|││___
└─────────────────────────────── VDS
0 線性區（斜率大） 轉折點 飽和區（趨平但微上升）
你應該觀察到：
- VDS 小：ID 跟 VDS 近似線性上升（像電阻）
- VDS 大：ID 趨平（進入飽和）
- VGS 越高：整條曲線抬得越高
(B) ID–VGS 轉移曲線（固定 VDS）
ID
│ 強反轉（通道很厚）
│ /
│ /
│ /
│_./__________________________ VGS
Vth附近
次臨界（不是0，只是很小）
你應該觀察到：
- VGS 很低：ID 很小但不一定為 0（漏電/次臨界）
- 接近 Vth：曲線突然抬升（膝點）
- 遠高於 Vth：ID 快速增加
✅ 專業解析
解析 1：為何低 VDS 區域近似線性？
通道完整、厚度沿途差不多：
S ========= D
→ 通道像電阻
→ VDS 提供推動力
→ ID 近似跟 VDS 成比例上升
解析 2：為何高 VDS 會飽和？（pinch-off）
Drain 拉得越高，靠近 Drain 端越薄：
S =======| D
|
（夾斷/高電場區）
→ 不是整條斷掉
→ 是有效通道縮短，末端變成高電場收集區
→ 因此 ID 對 VDS 不再敏感，曲線變平
解析 3：為何 VGS 拉高會讓整條曲線上移？
VGS ↑ → 通道厚 ↑ → 通道電阻 ↓ → ID ↑
直覺翻譯：
👉 你把路鋪得更寬更厚，當然更好走，電流更大。
🧠 實務解析：把曲線變成「設計決策」
1) 當開關（Power / Digital）你最在意什麼？
你要盯兩件事：
- Ron（導通壓降與熱）
- Ron 大 → 壓降大 → I²Ron 發熱大 → 效率差、可靠度差
- 漏電（待機功耗）
- 漏電大 → 省電失敗 → 電池/待機崩壞
設計行動：
- 導通想更強：提高 VGS（在規格內）、增大 W、降低 L（但注意短通道/可靠度）
- 漏電想更小：選用低漏電元件、控制溫度、留意 Vth 版本（LVT/HVT）
2) 當放大器（Analog / RF）你最在意什麼？
你要的是「飽和區的電流源特性」：
- VGS 決定 ID（可控）
- VDS 提供空間（確保不掉出飽和）
- ro（輸出電阻）會影響增益（後面你會接到 ro 與增益）
設計行動：
- 確保工作點在飽和區（VDS ≥ VGS − Vth）
- 同時注意：VDS 太高也可能帶來可靠度壓力（電場、熱、崩潰邊界）
3) 當電流源（Bias / Current mirror）你最在意什麼？
理想希望：
- ID 不隨 VDS 改變（曲線越平越好）
現實會遇到：
- 曲線在飽和仍微上升（通道長度調變） → 這就是為什麼後面要學 ro、λ、增益與輸出電阻提升技巧
4) 功耗與尺寸：你其實在做取捨
- W 變大：Ron 下降、驅動上升，但 Gate 電容上升（可能更慢、動態功耗上升）
- L 變小：更快更強，但短通道效應更重、漏電更大、ro 變差、可靠度壓力上升
工程結論：
👉 I–V 曲線就是你的設計取捨結果。
🧠 本單元工程結論
📈 MOS I–V 曲線的本質不是電流。
你看到的其實是：
- VGS 把通道「畫出來」並決定厚度
- VDS 把通道「拉扯變形」直到夾斷
- 線性區像可變電阻
- 飽和區像受控電流源（但現實仍有 ro/通道長度調變）
