→ 做取捨 → 建立偏壓與穩定性 → 對抗 PVT/mismatch → 佈局隔離 → 驗證良率與可靠度 → 能量產
🎯 單元目標
完成本單元後，你將能夠：
• 把 67–80 的知識收斂成一條“因果鏈”：Noise ↔ Linearity ↔ Bias ↔ PVT ↔ Matching ↔ Reliability
• 建立類比/RF 設計的“世界觀”：你在設計的是性能 + 良率 + 壽命
• 具備一套可落地的工作流程：spec → topology → budget → bias → layout → verification → silicon debug
• 能看懂一張高階設計 review 的核心問題（你該問什麼、先看什麼）
• 完成一個“從規格到驗證”的專題實驗模板（含 ASCII 圖與 5 題解析）
🧭 一、先給一句話總結（超核心）
👉 類比/RF 設計 = 一場“可控的妥協”：你用偏壓與拓撲決定 gm/ro/headroom，用匹配與版圖控制誤差底線，用 PVT/MC 保證良率，用可靠度設計保證時間內仍達規格。
🧠 二、把 67–80 串成一條“因果鏈”（你以後做任何電路都用這條）
下面這條鏈，幾乎涵蓋所有類比/RF 設計 review 的靈魂：
(規格) → (拓撲/工作區) → (偏壓/工作點) → (gm, ro, headroom)
→ (Noise) ↔ (Linearity) ↔ (Gain/BW/Stability)
→ (PVT corners) + (Mismatch/MC) → (Yield/Guardband)
→ (Layout/Parasitics/Isolation) → (真正的性能)
→ (Reliability/Derating/Thermal/EM) → (壽命內性能)
工程直覺：
👉 你不是把電路“算出來”，你是把“性能與風險”一層層鎖住。
🧠 三、設計能力地圖：你在掌控哪 6 個旋鈕？（高科技實務版）
3.1 gm（跨導）旋鈕：增益、頻寬、噪聲的核心
- gm ↑ → 增益潛力↑、速度↑、但功耗↑
- gm 的代價：電流、面積、熱、可靠度壓力
3.2 ro（輸出阻抗）旋鈕：高增益的來源，也是 PVT 敏感點
- ro ↑ → Av ↑
- 但 ro 對 Vds、製程、短通道效應敏感
- cascode 可提高 ro，但吃 headroom
3.3 headroom 旋鈕：低電壓製程時的生存空間
- headroom 不夠 → 工作區掉 → 線性/增益/PSRR 崩
- 這就是為何 bias 策略很關鍵
3.4 noise 旋鈕：NF / input-referred noise 的底線
- 你永遠在問：噪聲從哪裡進來？bias 會不會注噪？
- 對 RF：匹配與 Q 值同樣重要
3.5 linearity 旋鈕：IM3/ACLR/EVM 的根本
- 線性常由工作點、退化、回授、擺幅與元件非線性決定
- 線性提升往往吃功耗或增益
3.6 stability 旋鈕：系統能不能穩定收斂
- 類比 IC 很多設計“不是做不到”，是“做到了但不穩”
- PM/GM、補償、負載變動必須納入
🧠 四、業界實務流程：從規格到量產（你可以直接套用）
Step 1｜讀 spec：把需求翻成“可分配的指標”
例：接收機前端（示意）
- Gain ≥ X dB
- NF ≤ Y dB
- IIP3 ≥ Z dBm
- Bandwidth ≥ B
- Power ≤ P
- Supply = VDD
- Temp range = -40~125°C
👉 你要做的是：spec budgeting（分帳）
- 噪聲分給哪幾級
- 線性分給哪幾級
- 增益在哪幾級達成
Step 2｜選拓撲：不是最強，而是最適合 trade-off
- 差動 vs 單端
- 共源/共閘/疊接（RF/LNA）
- OTA 類型、gm cell、負載選擇
- 回授/退化策略
Step 3｜定工作點（bias strategy）：鎖住 gm/ro/headroom
- Iref、Vbias、cascode bias
- PSRR/噪聲隔離
- startup
- bias tree 分區、去耦、guard ring
Step 4｜先跑 corner：先確定“最壞世界不死”
- FF/SS/TT + VDD ±10% + Temp
- 檢查 headroom、gain/BW、PM、NF/IIP3（若適用）
Step 5｜跑 Monte Carlo：估 yield
- mismatch 導致 offset、鏡像誤差、I/Q imbalance
- 看尾巴樣本（tail）
- 決定要不要：加面積、做共心、trim
Step 6｜layout-aware：寄生才是最後一擊
- RC 寄生、耦合、供電 IR drop
- 對稱、shield、隔離、地彈跳
- decap、guard ring、deep nwell
Step 7｜可靠度：壽命內還要過
- derating（V/I/溫度/電流密度）
- 熱點處理、EM 金屬設計
- aging 漂移對規格的影響（特別是 bias）
Step 8｜silicon debug：量測→回推模型→修正下一版
- 量測與模擬差距
- 找出是：模型、寄生、封裝、測試板、或耦合問題
🧠 五、你在設計 review 應該問的 10 個高階問題（超實務）
- 這個規格的“最痛”是哪一項？NF？IIP3？功耗？供電？
- 你選的拓撲對這個最痛項是不是天然有利？
- 你的 bias tree 是否會注噪/被供電污染？PSRR 怎麼保？
- 最壞 corner（SS+低VDD+高溫）哪個節點最先掛？
- 哪些規格是 mismatch 限制？offset？鏡像？I/Q？
- 版圖對稱與寄生一致化做了沒？還是只是 schematic 很漂亮？
- 你預期哪裡會是熱點？PA？driver？LDO？金屬電流密度安全嗎？
- 你是否有 guardband？良率目標是多少？
- 有沒有 trim/校準需求？成本與測試時間能接受嗎？
- 若量測不符，最可能的三個原因是什麼？你怎麼快速定位？
🧾 六、一句話記住本單元
🧠 類比/RF 設計總整合：
👉 你設計的是一條“可量產的因果鏈”：spec 先分帳 → 拓撲決定可達上限 → bias 鎖住 gm/ro/headroom → noise/linearity/stability 做取捨 → corner 確保最壞世界不死 → Monte Carlo 確保 yield → layout/寄生與隔離決定真實性能 → 可靠度與熱/EM 保證壽命內仍達標。
🔬 電子學實驗題（81/120）
實驗名稱
從規格到驗證的完整專題：設計一個“可量產”的類比/RF 小模組（含 PVT+MC+layout+reliability 思維）
🎯 實驗目的
- 選一個小模組作為專題（OTA 或簡化 LNA 二擇一）
- 從 spec 拆解到設計決策（trade-off）
- 完整跑：DC/AC/noise/linearity（可選）
- 完整跑：PVT corners + Monte Carlo yield
- 加入寄生與耦合假設（layout-aware 思維）
- 做一次可靠度/derating 的漂移敏感度分析
🧰 專題選項（建議）
A) OTA（最適合練 bias / stability / PVT / mismatch）
B) 簡化 LNA（最適合練 noise / matching / linearity / bias / PVT）
🔧 系統架構 圖（以 OTA 為例）
Spec → Topology → Bias → (DC op)
|
+--> AC (gain/UGB/PM)
+--> Noise (input-referred)
+--> PVT corners
+--> Monte Carlo (offset/yield)
+--> Parasitics (簡化RC/耦合)
+--> Aging sensitivity (ΔVth/ΔR)
🔧 實驗步驟（完整流程模板）
Step 1｜定 Spec（你自己寫出來）
例（OTA 示意）：
- Av ≥ 60 dB
- UGB ≥ 10 MHz
- PM ≥ 60°
- input-referred noise ≤ 某值
- Iq ≤ 某值
- VDD = 1.2 V
- Temp = -40~125°C
📊 預期觀察
Spec 越清楚，設計決策越不會飄。
✅ 專業解析
Spec 是你的“作戰命令”，不是裝飾；沒 spec 你就無法做 trade-off。
Step 2｜選拓撲 + 設 bias（先把工作點鎖住）
- 差動對 + current mirror load
- bias tree：Iref、Vbias、startup（可簡化）
- 決定 gm 目標與電流配置
📊 預期觀察
能跑出合理 DC op，且每個關鍵管子 Vds 有裕度。
✅ 專業解析
類比設計第一件事不是增益，而是“讓它在正確操作區穩定活著”。
Step 3｜跑 DC/AC/noise（baseline）
- DC：工作點、headroom
- AC：Av、UGB、PM
- noise：input-referred / output noise
📊 預期觀察
性能達標或接近達標，並能指出瓶頸來自 gm/ro/補償/負載。
✅ 專業解析
把 performance map 出來：哪個旋鈕最有效（加電流？加 ro？換補償？）。
Step 4｜PVT corners：先確保最壞世界不死
- corners：FF/SS/TT
- VDD ±10%
- Temp：-40/27/125
📊 預期觀察
最壞角落仍能維持 PM、安全 headroom、基本增益與頻寬。
✅ 專業解析
corner 不通過就不要談 MC；因為 worst-case 世界會先把你殺死。
Step 5｜Monte Carlo：估 yield（關鍵！）
- mismatch 開啟
- 跑 200~1000 次
- 統計 offset、UGB、PM、noise 分佈
- 算 pass rate
📊 預期觀察
你會看到尾巴樣本 fail；找出 fail 的根因（某節點 headroom、某鏡像誤差、某支管 gm 失衡）。
✅ 專業解析
yield 不是漂亮平均值，而是尾巴。你要設計的是尾巴。
Step 6｜layout-aware：用“寄生假設”模擬版圖現實
- 加入差動路徑不對稱 RC
- 加入 bias line 噪聲耦合
- 加入供電 IR drop（簡化） 再重新跑 AC/noise/CMRR/PSRR
📊 預期觀察
版圖寄生會把 CMRR/PSRR 拉下來，並抬升噪聲底。
✅ 專業解析
這一步是從“電路設計”進入“IC 設計”的門檻。
Step 7｜可靠度敏感度：把規格變成時間函數
- 假設 aging：ΔVth、ΔR、Δleakage
- 觀察 Av/UGB/offset/noise 的漂移敏感度
- 做 derating 對比（降低 V 或 I）
📊 預期觀察
降額後漂移敏感度顯著改善。
✅ 專業解析
可靠度不是事後才看，而是你設計 margin 的理由。
❓思考問題（5 題）＋解析
問題 1：為什麼“先 corner 再 MC”是業界順序？
解析：corner 解決 global worst-case 生存；MC 解決統計良率。若最壞世界都活不了，談良率沒有意義。
問題 2：為什麼很多規格在 schematic OK，layout 後變差？
解析：寄生 RC、耦合、供電 IR drop、環境不對稱會破壞 matching 與 PSRR/CMRR，造成噪聲與 spur 上升。
問題 3：yield 的 tail 样本通常在說什麼？
解析：表示某些隨機 mismatch 讓關鍵節點失去 headroom、鏡像比例偏移、或差動失衡；要找“最敏感旋鈕”改善。
問題 4：為什麼 derating 看起來保守卻能提升可靠度？
解析：老化機制常隨電場/電流密度/溫度加速；降額降低加速因子，用少量性能換大量壽命與穩定。
問題 5：什麼情況下你應該引入 trim/校準？
解析：當規格被 mismatch/漂移限制且面積/功耗代價過高時，用 trim 拉回分佈中心、砍掉尾巴，提高 yield；但需付出測試與校準成本。
🧠 工程結論
到這裡，你已經具備類比/RF 設計的“完整世界觀”：
- 你不只是在畫電路
- 你在打造一個可量產、可維持、可驗證的系統 能把這套流程跑順，你就不只是會電路，而是能做 IC。
