前面探討完setup time / hold time violation的原因跟解法,

來更進一步探討一下現實面,

實際ic design中,

我們有可能會碰到一個狀況,

synthesis過後path出現了setup time violation 或 hold time violatio

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[Verilog] STA分析 - setup / hold violation 怎麼workaround

面試必考題, 人人說的一口好setup time / hold time 

但是除了公式外很沒有感覺,

小弟出一張嘴經年累月用心體會說說對這個timing設定的感想,

講一下我消化完對他的定義

setup time 指的是當訊號要被抓住前必須保持穩定幾秒

hold time 指的是當訊號被

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<p class="draft-block draft--p left">以拍照做比喻易懂且生動(讚)，不知有無針對違反 setup/hold time 時的應對方法做解釋的篇章 ?</p>

setup

[Verilog] STA分析 - setup / hold violation 怎麼workaround

[Verilog] 10分鐘看懂setup time / hold time check (原創)