出一張嘴做IC

[Verilog] 再次征戰FIFO地獄 - (7) fifo depth

2026/01/24

在我們設計FIFO時, 除了基本的design架構外, 最重要的就是FIFO深度的考量. 作為儲存data的空間來說, 必定地越大越好, 就像買手機一樣, 儲存空間越大就越可以無腦使用不用怕空間不足的問題. 然而這背後所付出的代價就是錢錢了. Fifo使用的越深, 可以保存到越多的Dat

#出一張嘴做IC #IC設計 #FIFO

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[Verilog] 再次征戰FIFO地獄 - (6) async fifo rtl coding

2025/09/12

準備實作Async Fifo時, 我習慣將整個架構切成4塊來實作, 讓coding實的思緒比較有條理一點. Block 0 : 整體的interface Block 1 : mem周邊 Block 2 : Gray code pointer control Block 3 : wri

#async #FIFO #fifo

eating LIN

2025/10/29

發文者

2025/11/21

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[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

2024/12/28

到了最後一個階段, 我們做了這麼多CG cell insertion後, 要怎麼知道到底是不是對Design有幫助的呢? 是否有個rule又或是量化的數據來解釋說CG的效果如何在下面這篇paper中提到了幾種觀測CG cell efficiency的方法 J. Srinivas, M

#IC設計 #icg #lowpower

DaDa995

2025/04/10

發文者

2025/04/18

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

2024/12/16

前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?

#IC設計 #Verilog #icg

賴銘賢

2025/12/27

發文者

2026/01/10

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

2024/12/11

前面文章提到過clk gating check實際上就是在check gating cell的enable訊號檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle

#IC設計 #clock #gating

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

2024/12/02

由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl

#cg #clock #gating

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[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

2024/11/27

介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en

#icg #lowpower #STA

曾崇義

2025/03/29

發文者

2025/03/31

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

eating LIN

2024/12/19

發文者

2024/12/19

[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!

2024/11/04

想要跨入Verilog的領域時總是發現好像不像c code一樣有滿滿的資源對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄

#HDLbits #Verilog #IC設計