出一張嘴做IC

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

2024/11/04

[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!

想要跨入Verilog的領域時總是發現好像不像c code一樣有滿滿的資源對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄

#HDLbits #Verilog #IC設計

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2024/10/28

[Verilog] STA分析 - setup / hold violation 怎麼workaround

前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio

#STA #IC設計 #Verilog

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2024/10/21

[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)

Voltage island 字面上的意思為電壓島, 概念上是把不同function的module給予不同的driving volatge 然而在ic design中有個rule, driving voltage 越高就能讓logic動的越快也就是說,當你希望邏輯運算的越快,原則上就需

#mtcmos #low #power

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2024/10/19

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

對於現在的IC來說, 除了追求性能外另外一個重點就是如何降低工耗, 以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%, 那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢在這邊來探討一下以現今主流的low p

#low #power #lowpower

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2024/10/02

[Verilog] STA分析 - hold time violation如何處理 ? (原創)

上一篇內容提到說, hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value, 導致reg在還沒完全把data取樣下來時他的input端口就開始震動, 可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in

#hold #time #STA

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#Verilog #timing #出一張嘴做IC

2024/10/01

[Verilog] STA分析 - setup time violation如何處理 ? (原創)

上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一

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2024/08/12

[Verilog] clk skew vs clk jitter

clk skew 和 clk jitter差別是甚麼? clk skew 指的是兩顆reg 因為clk 到達的時間不同導致雖然後是屬於於同一個cycle的行為卻會有先到後到的問題通常成因為 wire length cell delay clock distribution

#clktree #clk #skew

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2024/07/31

[Verilog] 10分鐘看懂verilog的reset

前篇內容提到說,async reset有著打出glitch的風險, 但除了glitch之外, 如果reset deassert的時間點不對的話可是造出大量metastable的data, 直接導致function fail, 至於assert的時間點因為是async reset,所以何時出發

#reset #async #CDC

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2024/07/29

[Verilog] synchronus reset vs asyncronus reset reg

sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺 sync reset reg : always @ (postedge clk) begin if (!rs

#async #sync #reset

eating LIN

作者好，對於 Asynchronous Reset 第5點 [ reset 訊號介入data path的timing,對於setup/hold time check較容易收斂一些 ] 的意思不太清楚，為什麼會有這樣的影響，可以請教你嗎？感謝