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[Verilog] 再次征戰FIFO地獄 - (3) async fifo

2025/05/16

在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組

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[Verilog] 再次征戰FIFO地獄 - (2) sync fifo

2025/05/09

前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_

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[Verilog] 再次征戰FIFO地獄 - (1)

2025/05/02

FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy

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[Verilog] 實作 edge detector

2025/04/23

作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot

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