verilog
含有「verilog」共 7 篇內容
全部內容
發佈日期由新至舊
付費限定
當你信心滿滿的解釋完fifo原理和RTL coding後
老闆們總是喜歡嘗試擊破那個有自信的你
地獄般的題組考驗這就來了
fifo觀念解釋的很棒, rtl coding也沒問題
那靠gray code就能保證post silicon不會有問題了嗎?
如果chip回來發現fifo的read
付費限定
準備實作Async Fifo時,
我習慣將整個架構切成4塊來實作,
讓coding實的思緒比較有條理一點.
Block 0 : 整體的interface
Block 1 : mem周邊
Block 2 : Gray code pointer control
Block 3 : wri
2025/10/29
想回答看看問題確認自己觀念有沒有誤XD
example 1 我認為是因為 gwptr 是 combinational logic 沒有經過一級DFF再輸出，容易出現 glitch 導致 metastable 問題
expamle 2 不確定是不是題目有打錯？因為看起來 gwptr 不是 gray code 的表示方式
付費限定
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
付費限定
在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
付費限定
前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
付費限定
FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
付費限定
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作,
舉個實際的例子 2 phase的handshake protocal,
以下方paper中的圖例來看.
Quasi Delay-Insensitive High Speed Two-Phase Prot
