workaround
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數位IC設計第一品牌
2024/10/28
[Verilog] STA分析 - setup / hold violation 怎麼workaround
前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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STA
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IC設計
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Verilog
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Sam Huang的沙龍
2023/11/29
Workaround 一定是十惡不赦的嗎?
作為程式開發者,每次聽到「加個 flag 就好」或者「開個變數存起來」這種話總是會心頭一驚。理由也很正常,就是像這樣子的 workaround 並沒有真正解決問題,只是徒留技術債,以後怎麼爆炸的都不知道。 workaround 聽起來真的是十惡不赦,不是嗎? 可凡存在必有道理,不如來聊聊 wor
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workaround
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軟體開發
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系統工程
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