—而是：電荷搬運、寄生電容、互連、供電與時序一起決定
🎯 單元目標
完成本單元後，你將能夠：
• 用直覺理解高速瓶頸四件套：寄生 C、互連、供電/地彈、時序/抖動• 理解「縮製程 ≠ 無限快」，速度常被 RC 與互連主導
• 看懂高速名詞的直覺：fT、Miller、slew、fan-out、Elmore delay、IR drop、EM、SSN
• 連到實務：clock tree、SerDes、CPU pipeline、I/O driver、PLL、DDR
🧑🏫 初學者先讀這段（方向感）
把高速想成一句話：
👉 高速=在很短的時間內把一堆電容充飽/放空。
你以為在拼「晶體管快不快」，其實你在拼：
- 要搬多少電荷（總電容 C）
- 能搬多快（瞬間電流 i）
- 電流走的路有多爛（R/L/回流路徑/供電阻抗）
很多新手電路畫對了，速度仍然慢，原因常常不是 MOS，而是：
👉 線太長 + 負載太大 + 供電太軟 + 回流太亂
🧭 一句話總結（超核心）
👉 高速的真正敵人是：你要充放電的總電容 C 與 電流路徑的阻抗（R/L）。
MOS 可以很快，但只要 C 大、路長、供電回路差，就快不起來。
🧠 二、高速本質：你在跟「充放電時間」賽跑
高速切換只剩這個式子的直覺：
i = C · dv/dt → dv/dt = i / C
直覺三句：
• C 大 → dv/dt 小 → 邊沿慢
• i 小 → dv/dt 小 → 邊沿慢
• 邊沿慢 → 延遲變大、抖動更敏感、短路功耗更高
🧑🏫 初學者翻譯：
你每次切換都像在「搬水」：
- 電容 C = 水桶大小
- 電流 i = 你能用的水流量
桶越大、流量越小，就越慢。
🧠 三、高速限制四件套（你要背的是因果鏈）
3.1 寄生電容：你以為沒接，其實全都接了
MOS 天生帶一堆電容：Cgs、Cgd、Cdb…再加上互連電容。
ASCII 直覺：
Gate o--||-- Source
\
\--||-- Drain (Cgd 最麻煩)
Drain o--||-- Bulk
工程後果：
• 要更多電流推動 → 功耗↑ • 邊沿慢 → 延遲↑ • 邊沿慢 → 串擾/抖動/眼圖縮小更嚴重
3.2 Miller 效應：Cgd 會「拖住輸入」
直覺：
👉 輸出一動，Cgd 就把 Gate 一起拖著動（等效 Cin 變大）
ASCII：
Vin -> Gate ---|| Cgd ||--- Vout (在大幅度變化)
↑ 被回灌拖累
工程後果：
• 放大器頻寬下降 • 高速數位：前級需要更強 driver chain（不然推不動）
一句話記：
👉 你以為在推 Gate，其實你在推 Output。
3.3 互連 RC：先進製程常常最大瓶頸
晶體管變快，但線：更細→R↑，更密→C↑，SoC 更大→路更長。
ASCII（分佈式 RC）：
Driver --R--+--R--+--R--+--> Load
| | |
C C C
GND GND GND
工程手段：
• 插 buffer / repeater • 選金屬層、加粗線、縮短距離（floorplan） • timing closure（約束/收斂）
🧑🏫 初學者提醒：
到了某個尺寸後，你在拼的不是 MOS，而是「走線與佈局」。
3.4 扇出與負載 Cload：帶越多門越慢
一個輸出帶很多 gate → Cin 加總變大 → 充放電時間變長。
ASCII：
Vout ---> Gate1
---> Gate2
---> Gate3
工程手段：
• buffer tree / inverter chain（X1→X2→X4…） • clock tree 就是經典案例
🧠 四、供電完整性（Power Integrity）：你以為慢，其實是 VDD 掉了
高速切換會拉瞬間大電流 → 造成
• IR drop（R 造成下陷） • Ldi/dt（L 造成地彈/供電抖動） • SSN（同步切換雜訊）
ASCII：
VDD ----R----L---- 負載
| |
IR Ldi/dt
(下陷) (抖動/地彈)
工程後果：
• VDD 掉 → 驅動電流變小 → 邊沿更慢 • VDD 抖 → jitter ↑ → timing violation / 偶發錯誤 • SerDes 眼圖縮小、PLL spur
🧑🏫 初學者最重要一句：
👉 很多高速 bug 的根因是 PDN（供電網路）不是電路本身。
🧠 五、器件本身極限（知道就好）
• fT：把 MOS 當放大器時，增益掉到 1 的頻率概念
• 速度飽和：電場再強載子也不會無限加速 但高速數位常常先被 RC/互連/供電打爆。
🧠 六、工程因果鏈（要能一眼看穿）
負載大/線長 → C、R 大 → 邊沿慢
邊沿慢 → 抖動/串擾/短路功耗 ↑ 功耗 ↑ → 溫度 ↑ → 漏電 ↑ → 供電更吃緊 供電抖 → 延遲飄 → timing violation
🧾 七、一句話記住
🚀 高速限制不是「MOS 不夠快」，而是：
👉 寄生電容（含 Miller） + 互連 RC + 扇出負載 + 供電完整性（IR/Ldi/dt/SSN）
高速設計本質：在功耗與供電限制下，把電荷搬得又快又穩。
🔬 電子學實驗題（53/120）
實驗名稱
觀察高速限制：Cload、Fan-out、去耦對邊沿與延遲的影響（實務版）
🎯 實驗目的
- 量測不同 Cload 對 rise/fall time 的影響
- 量測不同 fan-out 對延遲的影響
- 比較有無 decap 的波形品質與抖動/下陷（供電直覺）
🧰 器材
• 74HC04（或 74HCT04）
• 方波輸入（函數產生器） • 示波器（量延遲、rise/fall） • Cload：10pF/100pF/1nF/10nF（可用陶瓷電容） • decap：0.1µF、1µF • 麵包板、導線
🔧 接線圖（三個實驗共用骨架）
(A) Cload 造成邊沿變慢
Vin(方波) ---> [U1A INV] ---> Vout ---o----||---- GND
| Cload
(量測點)
(B) Fan-out：同一輸出帶多個 gate
Vin ---> [U1A INV] ---> Vout ---> [U1B INV]
| [U1C INV]
| [U1D INV]
+--> (多帶幾個輸入=更多 Cin)
(C) 去耦 decap 位置比較（一定要做）
(1) Decap 靠近 IC（效果最好）
+VDD ----+----------- U1 VDD
|
[0.1uF]
|
GND -----+----------- U1 GND
(2) Decap 放很遠（效果差）
+VDD --(長線)--[0.1uF]--(長線)-- U1 VDD
GND --(長線)----------(長線)-- U1 GND
🧑🏫 初學者提醒（超實用）：
- 麵包板線越長、回路越亂 → 你越容易「看見」供電問題
- 示波器地線要短（彈簧接地最佳），不然你會量到探棒自己在天線效應
🔧 步驟與你會看到什麼
步驟 A：Cload
- 固定 VDD、固定頻率（先 100kHz）
- 不接 Cload，量 rise/fall + 延遲
- 依序接 10pF→100pF→1nF→10nF
你會看到： ✅ Cload 越大 → 邊沿越慢 → 延遲越大
步驟 B：Fan-out
- Vout 先帶 1 個 gate，再帶 2/4 個 gate
你會看到： ✅ 帶越多 → 延遲越大、邊沿越慢
步驟 C：Decap
- 無 decap → 看 Vout 波形（毛邊/抖動/下陷）
- 0.1µF 靠近 IC → 明顯改善
- 1µF + 0.1µF 並聯（更像真實 PDN）
你會看到： ✅ decap 靠近 IC → 波形更乾淨、抖動/下陷改善最大
