cg
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前面文章曾經提到說,
除了我們在寫rtl當下直接撰寫加入的cg cell外,
實際上我們有些clk gating cell是靠tool自己幫忙插的,
[Verilog] 10分鐘由淺入深看懂 clock gating -2
那麼tool是怎麼判斷說哪邊要插gating cell的呢?
前面文章提到過clk gating check實際上就是在check gating cell的enable訊號
檢查enable的timing是否能滿足STA的check,
不過不知道各位有沒有發現到,
這條path看起來很單純呀而且我還用上了latch大法,
可能讓訊號走完1整個cycle
由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在,
像是enable output 必須在指定的區間內才能trigger,
這也使的這條path上的timing變得更嚴苛,
因此就開發出了一個新的架構來解決上述的問題,
也就是大家常看到的latch based的cl
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先前文章中提提了幾種low power design常用的手法
[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)
其中最廣為使用的招數就是clock gating
藉由停住當下沒在運作的module clk 及clk network 來達到
