icg

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

2024/12/16

前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?

#IC設計 #Verilog #icg

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

2024/12/11

前面文章提到過clk gating check實際上就是在check gating cell的enable訊號檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle

#IC設計 #clock #gating

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

2024/12/02

由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl

#cg #clock #gating

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[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

2024/11/27

介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en

#icg #lowpower #STA

曾崇義

3 天前

您好，想請問第一級reg是負緣觸發嗎

出一張嘴

發文者

1 天前

曾崇義 clk_enable在正緣觸發,但是對於AND gate來說需強迫signal在負緣後才能開始運作,避免夾出glitch的clk source給後面的register,因此為了要達到這個目的,有幾種方法. 1.靠timing constraint 2.靠latch

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[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design

2024/11/26

先前文章中提提了幾種low power design常用的手法 [Verilog] 10分鐘看懂IC design的low power design - 1 (原創) 其中最廣為使用的招數就是clock gating 藉由停住當下沒在運作的module clk 及clk network 來達到

#clock #gating #cg