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[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

更新於 發佈於 閱讀時間約 6 分鐘

clk gating系列文到了最後一個階段,

我們做了這麼多CG cell insertion後,

要怎麼知道到底是不是對Design有幫助的呢?

是否有個rule又或是量化的數據來解釋說CG的效果如何


在下面這篇paper中提到了幾種觀測CG cell efficiency的方法

J. Srinivas, M. Rao, S. Jairam, H. Udayakumar and J. Rao, "Clock gating effectiveness metrics: Applications to power optimization," 2009 10th International Symposium on Quality Electronic Design, San Jose, CA, USA, 2009, pp. 482-487, doi: 10.1109/ISQED.2009.4810342.
  1. Clock gating efficiency (CGE)
  2. Data-aware gating efficiency (DAGE)
  3. Energy aware gating efficiency (EAGE)
  4. Correlated cluster gating efficeny (CCGE)


raw-image


CGE 著重於分析function運作中module被gating住的比例,

當gating ratio來的越高則得到的efficiency較好,省下較多的dynamic power

raw-image


DAGE 則把觀察的對象改到了Data端,

藉由觀察每個gated clk的toggle是否都有對應的data的toggle,

如果clk toggle後data沒有翻轉的話則有機會再補充enable的條件來縮緊gating constraint

raw-image


EAGE 考量了不同clk domain下的設計,

當系統中出現了多個clk domain時,freqency越高意味著power消耗越大

CG則可以依據clk domain做更細微的分割,

省下不同clk freq間reg clk運作次數造成的power消耗

raw-image
raw-image


CCGE專注於分析於同一個CG下的fanout group,

對於不同的module或function使用同一個CG的clk下,

可能有些module處於heavy load 有些module則處於light load,

此時如果都共用同一支enable出來的clk,

enable區間會被heavy load的那方主宰,

讓處於light load的module無法關閉clk導致多餘的power消耗

raw-image


除了上述的指標分析外,

synthesis 完成後也可以藉由 report clock_gating -summary 來吐出相關的information,

report中會提供cg相關的資訊,

從table中可以觀察total filpflop number vs ungated的filpflop,

RC clock gating vs non-RC clock gating 數量,

判斷相關的數據是否合理來debug相關的問題

raw-image


最後來想一想,

從上面的table中可以看到並不是所有的filpflop 都被clk gating control,

形成的原因可能是甚麼呢?


在report中可以看到total ungated filpflop有8顆,

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DaDa995-avatar-img
2025/04/10
大佬要怎麼私訊您問題? 是不是需要改別的方案才可以? 想問CRPR要怎麼畫圖去分析解釋阿? 感謝
出一張嘴-avatar-img
發文者
2025/04/18
DaDa995 Hi 您好, 因為我都有空時才會看回覆及寫文章,所以沒有開啟私訊, 有想問的可能需要麻煩您留言,我如果剛好知道相關的知識會回覆您. 以下是關於我對CPPR的理解, 先描述一下CPPR在做甚麼, 以往我們在STA check timing的時候都會用最嚴謹的方式做sign off, 因為可以最保險降低出錯的機率, 所以大多時候我們都是over constraint的, 但是以現在的chip design來說, 我們希望可以省下更多的area或是power消耗, 雖然越嚴苛的條件可以讓你的chip容忍越大的variance, 副作用卻是增大了area和power,所以並不是沒有缺點的, 因此cppr就誕生了, cppr目的就是要補償回我們曾經太嚴苛的條件, 實際上根本不會發生的case, 他所觀測的點是clk tree的common path. 在clk tree的建置過程,某種策略下希望common path越長越好然後到reg周遭開始branch開, 但是我們在分析timing時會因為希望預留OCV margin所以會給予一個uncertainty, 就是您於timing report中看到的derate項 在setup check下, derate會對於launch path的timing總和乘上>1的倍率 對於capture path的timing總和乘上<1的倍率 可以想像成arrvial time我假設只要走1ps,但是我為了抓margin給他走1.1ps 對於require time 原本可以走1個cycle 2ps,但是為了抓margin給剩給他1.8ps 讓setup check 的require-arrival變緊達到預防ocv的效果 但是,這樣很純粹的算法會對common path的地方同時作放大跟縮小, 在預期上common path的路徑上不論對於req或arrival都是做出一樣的貢獻, 因此cppr就是在補償回原先這段path所多算的時間 可以參考下面這篇文章 https://vlsi.pro/common-path-clock-reconvergence-pessimism-removal/
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數位IC設計第一品牌 從0到1用嘴做IC 觀念大權
2024/12/16
前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?
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2024/12/02
由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl
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