hold
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前面探討完setup time / hold time violation的原因跟解法,
來更進一步探討一下現實面,
實際ic design中,
我們有可能會碰到一個狀況,
synthesis過後path出現了setup time violation 或 hold time violatio
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上一篇內容提到說,
hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value,
導致reg在還沒完全把data取樣下來時他的input端口就開始震動,
可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
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面試必考題, 人人說的一口好setup time / hold time
但是除了公式外很沒有感覺,
小弟出一張嘴經年累月用心體會說說對這個timing設定的感想,
講一下我消化完對他的定義
setup time 指的是當訊號要被抓住前必須保持穩定幾秒
hold time 指的是當訊號被
以拍照做比喻易懂且生動(讚)，不知有無針對違反 setup/hold time 時的應對方法做解釋的篇章 ?