在我們設計FIFO時,

除了基本的design架構外,

最重要的就是FIFO深度的考量.

作為儲存data的空間來說, 必定地越大越好,

就像買手機一樣, 儲存空間越大就越可以無腦使用不用怕空間不足的問題.

然而這背後所付出的代價就是錢錢了.

Fifo使用的越深, 可以保存到越多的Dat

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[Verilog] 再次征戰FIFO地獄 - (7) fifo depth

CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題,

雖然增加了Design的難度,

卻因為它所帶來的諸多優勢令人難以放棄,

舉例來說,

假如module A的spec對於performance的需求 遠小於module B,

那麼modul

學習

<p class="draft-block draft--p left">大佬再多上點CDC硬菜 </p>

10分鐘看懂IC設計

[Verilog] 10分鐘看懂CDC問題 

這篇文章將會快速介紹非同步函式（Async / Await）的簡易使用方式。

職場產業

<div class="draft-block draft--p left">原來方格子對程式碼分享比較不友善這塊是我以前沒注意到的，還是依你的規畫為主吧~</div>
<div class="draft-block draft--p left">你其他篇文章也是蠻吸引人的</div>
<div class="draft-block draft--p left">另外關於"公告現實相關的事情會擔心暴露個資"，就看你的考量了</div>
<div class="draft-block draft--p left">我自己是覺得"自我行銷"這塊在現在也是蠻重要的一環，空有技術但無法讓別人理解你做了什麼是蠻可惜的。所以我覺得公告現實相關的事情在現代的風氣應該是還好XD</div>
<div class="draft-block draft--p left">舉個比較有感(老)的例子，以前youtuber都不願露臉，拍攝不是戴面具就是頸部以下，但現在都一一出櫃(?)了，而且還可以斜槓到其他領域，上節目或者是feat其他人的頻道之類的</div>
<div class="draft-block draft--p left">所以我覺得適時透漏自己的行程或計畫讓更多人參予可能也不是壞事，甚至讓我們(讀者)縮短與作者的距離感，增加面對面反饋的機會。</div>
<div class="draft-block draft--p left">再說顧展的人不是都輪替的嗎XD誰知道哪個同學是瓶裝雪</div>