（Electronics × Noise Floor = “你不是沒有訊號，是被底噪淹沒了”）
— 系統工程最殘酷的一句話是：你永遠無法把雜訊做到 0。你能做的只有：
- 讓雜訊源變少（降低噪聲產生）
- 讓雜訊不要被放大（降低耦合與增益路徑）
- 讓訊號比雜訊更大（提高有效 SNR） 而“雜訊底限”就是你所有性能的地板：SNR、ENOB、EVM、BER、靈敏度、動態範圍，全部被它框住。
🎯 單元目標
完成本單元後，你將能夠：
• 用一套框架把熱雜訊、散粒雜訊、1/f、相位雜訊、量化雜訊、開關噪聲串起來
• 建立「雜訊底限」的系統觀：源頭 → 耦合路徑 → 頻帶整合 → 指標轉換
• 看懂最常見的失效劇本：規格書 OK、實機卻吵（因為底噪不是單一來源）
• 快速判斷：你缺的是頻寬、前端 NF、時脈相噪、供電乾淨、佈局隔離哪一個
• 把策略落地：設計、量測、預算分配（noise budget）、監測與量產一致性
🧭 一、先給一句話總結（超核心）
👉 系統雜訊底限 =（所有噪聲源）×（耦合進來的路徑）×（被你系統頻帶積分後的結果）。你不是“聽到雜訊”，你是把雜訊整合成了性能下限。
🧠 二、統一框架：雜訊底限的 4 個必經關卡
你以後遇到任何“吵/飄/不穩”，先過這四關：
2.1 噪聲源（Source）— 噪聲從哪來？
• 熱雜訊（R、元件導通）
• 散粒雜訊（PN 接面/載子）
• 1/f 雜訊（低頻漂移、MOS、電阻材料）
• 相位雜訊（PLL/時脈，等效成取樣抖動）
• 量化雜訊（ADC/DAC）
• 開關噪聲（DC-DC、數位翻轉、SSN）
2.2 耦合路徑（Coupling Path）— 怎麼跑進來？
• 供電/地共同阻抗（最常見）
• 電容/電感耦合（走線、平行段、回流破裂）
• 輻射耦合（機殼/線纜/天線效應）
• 基板/封裝耦合（die/封裝/retimer/SerDes）
2.3 頻帶整合（Integration）— 你把它積分成多大？
• 噪聲功率會隨觀測頻寬增加
• 你一開大頻寬/高取樣率，就把更多噪聲吞進來
→ 很多系統“越高速越吵”其實是頻帶積分的結果
2.4 指標轉換（Metric）— 最後你看到的是哪個 KPI？
• SNR、ENOB（ADC）
• EVM（通訊）
• BER（鏈路）
• Jitter（時序）
• Phase noise（頻域）
ASCII（雜訊底限四關卡）
Noise Floor = Σ(Noise Sources)
× Coupling(Paths)
⊗ Bandwidth Integration
→ Metrics (SNR/ENOB/EVM/BER/Jitter)
⚡ 三、雜訊家族總整理（工程上最常見的 6 類）
- 熱雜訊（Thermal noise）：所有電阻與導通通道都有 • 特徵：白雜訊（近似平坦） • 工程直覺：頻寬越大，積分越多，底噪越高
- 1/f 雜訊（Flicker）：低頻漂移之王 • 特徵：低頻很大，高頻慢慢下降 • 現象：DC 精密量測、感測器、低頻放大器特別痛
- 相位雜訊 / 取樣抖動（Phase noise / Jitter）：高速系統的隱形殺手 • 你以為是 clock 小問題，其實它會直接吃掉 SNR/EVM • 現象：高速 ADC、SerDes、RF 收發“規格書很美，實機很爛”
- 量化雜訊（Quantization）：ADC/DAC 的底線 • 特徵：解析度與取樣策略決定下限 • 現象：ENOB 不如想像、低電平訊號辨識不了
- 開關噪聲（Switching noise）：DC-DC 與數位翻轉 • 特徵：尖峰 + 諧波 + 寬頻汙染 • 現象：同一顆板子“某些模式特別吵”、射頻底噪抬高
- 互調與雜散（Spurs/IMD）：不是噪聲但會像噪聲一樣害人 • 特徵：離散頻點（spur）、或互調產物落入頻帶 • 現象：某些頻段特別爛、某些載波組合特別容易爆
🧠 四、系統雜訊底限最重要的真相：通常不是“單一來源”，而是“疊加 + 被你放大/積分”
常見的“疊加陷阱”有三個：
- 前端增益很大：你把小噪聲也放大到看得見
- 頻寬開很大：你把更多噪聲積分進來
- 耦合路徑沒堵：供電/地把噪聲灌進敏感節點
ASCII（底噪被你自己做大）
你以為：噪聲很小
實際：增益↑ + 頻寬↑ + 耦合↑ → Noise Floor 被拉爆
🧨 五、最典型的“雜訊底限失效劇本”
劇本 1：資料表 SNR 很高，實機 ENOB 卻很爛
→ 多半是：PDN 噪聲 + 時脈 jitter + 佈局耦合把底噪抬高
劇本 2：通訊 EVM 在實驗室 OK，上線後變差
→ 多半是：外部干擾 + 共模路徑 + 線纜/機殼輻射耦合
→ 加上溫度/負載變動，底噪與 spur 變多
劇本 3：某些 pattern 會出錯，換 pattern 又正常
→ 多半是：SSN/ground bounce → 門檻飄 → 取樣邊界被吃掉
劇本 4：量產少數機台特別吵（尾巴）
→ 多半是：元件公差 + 去耦有效值差 + 佈局小差異
→ 底噪分佈尾端被拉長
🧩 六、工程落地：建立“雜訊預算（Noise Budget）”的五件事
- 先定義觀測頻帶（你到底在乎哪個頻段的雜訊？） • 沒有頻帶，就沒有底噪（底噪是被積分出來的）
- 把噪聲分類成：白雜訊 / 低頻漂移 / 離散 spur / 相位雜訊
• 不同類型，解法完全不同 • 不要拿“加電容”去治“相位雜訊” - 先堵最強耦合路徑：供電/地共同阻抗
• PDN 分區、敏感 rail 隔離、回流連續、star/plane 規劃 • 去耦不是“越多越好”，是“頻段要覆蓋 + ESL 要小 + 路徑要短” - 把時脈當成類比訊號在設計
• PLL/REF rail 乾淨度 • Clock routing、隔離數位噪聲 • jitter 會直接換算成 SNR/EVM 的損失（高速系統尤其） - 用量測閉環：不要只看示波器時域漂亮
• 頻譜儀看底噪與 spur • 相位雜訊分析（或等效 jitter） • 通訊看 EVM/BER；ADC 看 ENOB/SNR
🛠️ 七、雜訊 Debug 優先順序（最實用）
- 先看頻帶：你是不是把頻寬開太大在吞噪聲？
- 再看PDN/回流：共同阻抗是噪聲高速公路
- 再看Clock/PLL：相噪/jitter 常是看不見的主因
- 再看佈局隔離/走線耦合：敏感節點旁邊不要放高 dv/dt、di/dt
- 最後才處理屏蔽/磁珠：那是補救，不是地基
🧪 SYSTEM 實驗題（115/120）
實驗名稱
雜訊底限拆解：用同一系統分別關閉/替換 DC-DC、替換 clock source、調整觀測頻寬，量測 SNR/ENOB（或 EVM/BER），建立“噪聲源 × 耦合 × 頻帶整合”的實證對照（ASCII 強化版）
🎯 實驗目的
- 讓你把“吵”拆成：哪一種噪聲 + 從哪裡進來 + 被哪個頻帶積分
- 找到最划算的改善槓桿：修 PDN？修 clock？修佈局？縮頻寬？
- 把雜訊問題從“主觀感覺”變成“可量化預算”
🧰 器材
• 可替換供電模式（DC-DC vs LDO，或可控噪聲注入）
• 可替換時脈源（不同晶振/PLL 設定）
• 可調觀測頻寬（濾波/取樣率/接收帶寬）
• 示波器（看 PDN droop/SSN）
• 頻譜工具（FFT/頻譜儀，或用 ADC 做頻譜）
• KPI 監測：ENOB/SNR 或 EVM/BER/吞吐
🔧 實驗架構與做法
A) Baseline：標準供電 + 標準 clock + 標準頻寬
→ 記錄：底噪頻譜、spur、ENOB/SNR（或 EVM/BER）
B) 只改“頻帶”：縮小/放大頻寬
→ 觀察：底噪是否隨頻寬明顯改變？（白雜訊積分效應）
C) 只改“供電”：切換 DC-DC/LDO 或隔離敏感 rail
→ 觀察：spur 是否下降？底噪是否下降？（耦合路徑效應）
D) 只改“clock”：替換/清潔 PLL rail、換更低相噪參考
→ 觀察：高速下 SNR/EVM 是否顯著改善？（jitter 主導效應）
預期：
👉 你會得到一張“雜訊槓桿地圖”：哪個改動最有效、最划算
🧠 本單元一句話
🌌 雜訊底限不是單一元件的錯，而是系統把噪聲“生出來、灌進來、積分放大”後形成的性能地板。你用「源頭分類 × 耦合路徑 × 頻帶整合 × KPI 映射」四關卡建立 noise budget，再按 PDN→Clock→佈局隔離的順序落地，才能把 SNR/ENOB/EVM/BER 的下限真正拉下來。
