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用嘴做IC，只剩一張嘴

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數位IC設計第一品牌從0到1用嘴做IC 觀念大權

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2025/10/18

[Verilog] 再次征戰FIFO地獄 - (7) fifo constraint

當你信心滿滿的解釋完fifo原理和RTL coding後老闆們總是喜歡嘗試擊破那個有自信的你地獄般的題組考驗這就來了 fifo觀念解釋的很棒, rtl coding也沒問題那靠gray code就能保證post silicon不會有問題了嗎? 如果chip回來發現fifo的read

#CDC #async #FIFO

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2025/09/12

[Verilog] 再次征戰FIFO地獄 - (6) async fifo rtl coding

準備實作Async Fifo時, 我習慣將整個架構切成4塊來實作, 讓coding實的思緒比較有條理一點. Block 0 : 整體的interface Block 1 : mem周邊 Block 2 : Gray code pointer control Block 3 : wri

#async #FIFO #fifo

eating LIN

2025/10/29

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2025/11/21

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2025/08/11

[Verilog] 再次征戰FIFO地獄 - (5) async fifo

回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用相信各位看懂架構後coding就不是甚麼大問題回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt

#CDC #FIFO #graycode

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2025/05/23

[Verilog] 再次征戰FIFO地獄 - (4) async fifo

上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t

#interview #IC設計 #Verilog

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2025/05/16

[Verilog] 再次征戰FIFO地獄 - (3) async fifo

在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組

#IC設計 #Verilog #verilog

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2025/05/09

[Verilog] 再次征戰FIFO地獄 - (2) sync fifo

前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_

#Verilog #interview #verilog

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2025/05/02

[Verilog] 再次征戰FIFO地獄 - (1)

FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy

#interview #IC設計 #verilog

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2025/04/23

[Verilog] 實作 edge detector

作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot

#verilog #Verilog #edge

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2024/12/28

[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

到了最後一個階段, 我們做了這麼多CG cell insertion後, 要怎麼知道到底是不是對Design有幫助的呢? 是否有個rule又或是量化的數據來解釋說CG的效果如何在下面這篇paper中提到了幾種觀測CG cell efficiency的方法 J. Srinivas, M

#IC設計 #icg #lowpower

DaDa995

2025/04/10

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發文者

2025/04/18

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2024/12/16

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?

#IC設計 #Verilog #icg

賴銘賢

2025/12/27

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1 天前