出一張嘴
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用嘴做IC，只剩一張嘴
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clk skew 和 clk jitter差別是甚麼?
clk skew 指的是兩顆reg 因為clk 到達的時間不同
導致雖然後是屬於於同一個cycle的行為
卻會有先到後到的問題
通常成因為
wire length
cell delay
clock distribution
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前篇內容提到說,async reset有著打出glitch的風險,
但除了glitch之外,
如果reset deassert的時間點不對的話可是造出大量metastable的data,
直接導致function fail,
至於assert的時間點因為是async reset,所以何時出發
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sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺
sync reset reg :
always @ (postedge clk) begin
if (!rs
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面試必考題, 人人說的一口好setup time / hold time
但是除了公式外很沒有感覺,
小弟出一張嘴經年累月用心體會說說對這個timing設定的感想,
講一下我消化完對他的定義
setup time 指的是當訊號要被抓住前必須保持穩定幾秒
hold time 指的是當訊號被
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數位IC裡我們關注的都是0或1,
大家都知道電腦是0101在做二進位的運算,
在晶片裡又是怎麼做到的?
實際上我們在設計晶片時,會給他一個VDD跟GND,
VDD-GND給的是預期的Driving volatge,
像是5V或9V
以5V為例
0或1物理上就是目前的電壓靠近0V或5
IC設計流程大致如下
每個步驟都是必經過程,走完整個過程後輸出一版real chip
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| 定SPEC | --- 決定 Function/clk period/製程liberary .
加入前必須懂<數位IC設計>在做什麼?
IC設計產業中主要分成兩大區塊,數位IC及類比IC
對於電機系學生剛聽到IC設計的人來說,淺意識會認為IC設計需要用到龐大的電子學,
每天的工作內容就是在算cmos電流電壓,小訊號放大器等..
對於這些刻板印象來說是屬於類比IC的工作,
然而數位IC
