10分鐘看懂IC設計
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用嘴做ic 心得大權
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上篇文章提到說
由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需,
因為沒有一個比較的基準點,
所以需要
CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題,
雖然增加了Design的難度,
卻因為它所帶來的諸多優勢令人難以放棄,
舉例來說,
假如module A的spec對於performance的需求 遠小於module B,
那麼modul
大佬再多上點CDC硬菜
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Voltage island
字面上的意思為電壓島,
概念上是把不同function的module給予不同的driving volatge
然而在ic design中有個rule, driving voltage 越高就能讓logic動的越快
也就是說,當你希望邏輯運算的越快,原則上就需
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對於現在的IC來說,
除了追求性能外另外一個重點就是如何降低工耗,
以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%,
那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢
在這邊來探討一下
以現今主流的low p
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前篇內容提到說,async reset有著打出glitch的風險,
但除了glitch之外,
如果reset deassert的時間點不對的話可是造出大量metastable的data,
直接導致function fail,
至於assert的時間點因為是async reset,所以何時出發
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面試必考題, 人人說的一口好setup time / hold time
但是除了公式外很沒有感覺,
小弟出一張嘴經年累月用心體會說說對這個timing設定的感想,
講一下我消化完對他的定義
setup time 指的是當訊號要被抓住前必須保持穩定幾秒
hold time 指的是當訊號被
以拍照做比喻易懂且生動(讚)，不知有無針對違反 setup/hold time 時的應對方法做解釋的篇章 ?
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數位IC裡我們關注的都是0或1,
大家都知道電腦是0101在做二進位的運算,
在晶片裡又是怎麼做到的?
實際上我們在設計晶片時,會給他一個VDD跟GND,
VDD-GND給的是預期的Driving volatge,
像是5V或9V
以5V為例
0或1物理上就是目前的電壓靠近0V或5
IC設計流程大致如下
每個步驟都是必經過程,走完整個過程後輸出一版real chip
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| 定SPEC | --- 決定 Function/clk period/製程liberary .
加入前必須懂<數位IC設計>在做什麼?
IC設計產業中主要分成兩大區塊,數位IC及類比IC
對於電機系學生剛聽到IC設計的人來說,淺意識會認為IC設計需要用到龐大的電子學,
每天的工作內容就是在算cmos電流電壓,小訊號放大器等..
對於這些刻板印象來說是屬於類比IC的工作,
然而數位IC
