10分鐘認識先進封裝CoWoS技術

更新於 發佈於 閱讀時間約 7 分鐘

ChatGPT從2022年底誕生隨即爆紅,引起生成式人工智慧(Generative AI,又稱AI Generated Content,就是用AI生出的內容)應用遍地開花,跟AI聊天、用AI創作藝術、音樂,然後輝達和黃仁勳一躍進入全台人民視野,大家發現他搞AI晶片很厲害,連菜市場婦女(主要是在說我媽)也終於認識了這間其實已經成立30年的公司和創辦人與他的皮衣;再然後,股市名嘴和產業專家讓CoWoS技術進入大眾眼簾,討論AI晶片的同時,也需要認識一下CoWoS封裝技術,本篇試著簡單說明。

CoWoS是台積電的其中一項先進封裝技術,先拆解單詞各別解釋:

"封裝"是什麼?

wafer(晶圓)製造完成後最後一步是切割成一小顆一小顆的die(裸晶粒),比指甲片還小的一小塊,得把它封起來包好達到保護目的,方便保存、運送。
那die怎麼封呢?首先需要一個支撐底座substrate(基板/載板),substrate有自己的製程,把做好的substrate拿來,把die黏到substrate上,再從die的接點處黏金屬線到substrate上的接點處,然後放到模具中注入epoxy(環氧樹脂,就一種塑膠)把他們全部包住固定,epoxy冷卻後會硬化就成為外殼,就成為我們看到的chip(晶片),這是最早的Wire Bond(打線)封裝技術。

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後來進化出新的封裝技術,在die的接點處直接長出一些bump(小凸塊/小球),然後把die倒過來與substrate結合,如此可以節省體積也縮短了訊號傳送路徑,這是Flip Chip (覆晶)封裝技術。

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"先進"封裝?

那麼先進封裝的"先進"是指什麼?有多先進?我在搜尋台積偉大功臣之一"蔣尚義"的時候,看到了這個故事:他說在技術發想與開發初期,一時不知道要叫什麼,就叫它先進封裝,總之就是要表達跟過去打線封裝不一樣,是有別於以往做法的新的封裝技術啦!(來源:數位時代https://www.bnext.com.tw/article/76589/chiang-talk-about-china-janis)
而從那時到現在,其實CoWoS技術已經研發超過10年了,直到近年跟著輝達AI晶片才變成當紅炸子雞。

CoWoS = Chip on Wafer on Substrate

這個新的封裝技術到底是什麼呢?還記得半導體術語就是很愛簡稱,CoWoS打開是Chip on Wafer on Substrate,字面直接看是晶片放在晶圓上再放在基板上,有沒有看出比前述的封裝技術多了一步:Chip on Wafer-
照前面段落的說明,這裡的chip指的是die(我們分得仔細點稱呼:晶圓製造完成切割完的叫die,連封裝都做完的才叫chip),
那這裡的wafer不是原本切成die的那片wafer,這裡的wafer指的是另外再去製造出來的interposer wafer(中介層),
所以die先貼到interposer wafer上:Chip on Wafer,再整組拿去跟substrate結合:on Substrate,先貼一次再貼一次,這個過程就是CoWoS封裝。

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多了一層中介層的好處在哪?可以把不同製程做出來的不同功能的die先一起貼到中介層上,比起各別die去單獨封裝,減少了體積,又因為不同的die已經在interposer就可以互相溝通,不用等到電路板上再去溝通,故提升了效能。
想想單色眼影和多色眼影盤好了,單色眼影一顆一顆單獨包裝,有自己的底座與外殼,多色眼影盤是一小格一小格直接放在同個底座上蓋上同個外殼,旅行打包要帶一盤20色並配好和諧色調的眼影盤還是20顆單色又不同包裝形狀的呢~(很跳tone的舉例但暫時想不到更好的生活化例子哈)

想一想可能會問(會….嗎?),為什麼要多一個interposer,直接把不同的die貼到同一個substrate上不就好了嗎?是有這種封裝技術的沒錯,不過interposer和substrate的製程不一樣,精密度不一樣;如果die裡面的電路走線想成是用0.03mm的極細字筆來畫的,那interposer裡面的走線是用3mm的筆,substrate的走線則是很粗的30mm巨大麥克筆,把不同的die貼到同一個substrate上,在同一個substrate裡面溝通,要用很粗的筆來連,沒辦法把die貼得很密,走線變長,訊號傳送變慢,如果die先在interposer裡面溝通,可以改善這個問題,達成高速訊號傳送。

那又可能再問(又….嗎?),直接把不同功能的電路全部通通設計在一起做成同一個die不就好了嗎?是不是最小最靠近!也是有這種技術的沒錯,曾紅極一時的關鍵字:SoC (System on a Chip)單晶片系統,就是這樣做,但它也有缺點,開發時間拉長,要把各種功能整合在一起,解決複雜電路下遇到的挑戰,且製造難度高,die的面積變大,製造過程中出問題,良率變低,也就意味成本變高;如下方的示意圖,製造過程中particle(雜質)都影響了四顆die,右邊大尺寸die的wafer良率低:

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歷史告訴我們分久必合,合久必分,與其硬要整在同一個die上,不同功能的電路可以去選擇最適合的、CP值對應最高的製程來製造,有時候效益更好;所以發展到現在,各種技術都有其優缺點,許多晶片都是多種技術搭配,適合一起整合的部分做成SoC,分開做效益更高的可以在CoWoS interposer level做溝通。

再來我們回到CoWoS跟AI晶片的關係,首圖是輝達的AI晶片,正中心用紅框框住的就是晶片,再往紅框裡面看,用綠框框住的是六個重複性的單元HBM(就先簡單理解它是一種記憶體,是一種非常厲害的記憶體,可以超高速讀寫巨大海量資料-訓練AI就需要這個特性,做這個記憶體的三大廠商是SK海力士、三星、美光),中間藍框框處是輝達設計的GPU,由台積電製造,綠框處的HBM die和中心藍框處的logic die分別生產製造完成後,透過CoWoS技術全部一起on interposer wafer再去on substrate,這樣就完成了一個AI晶片。

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因為AI應用遍地開花,所以輝達晶片大賣特賣,所以台積電的CoWoS產能被輝達包下大生產特生產,甚至也因為這個封裝的趨勢要繼續全台大蓋廠。透過本文,希望更加理解這些名詞的意義,以及背後的脈絡與故事,也能再次了解到每顆晶片都是無數人的智慧結晶,耗費了多少腦力及體力才得以產出的產物啊!

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陳思妤-avatar-img
2024/04/24
2
嗨嗨 不知道怎麼稱呼你~FEIN嗎😆今天發現你的PM文章!如獲至寶,你的比喻能力超棒,淺顯易懂,非常謝謝你的分享!我在晶圓廠當整合快兩年,最近想轉職到IC公司當PM,比起研究技術我對市場分析還有跨領域(專案管理、商業)這一塊更有興趣最近面了群聯,原本蠻順利的主管也問我薪水跟能上班的時間,但最後還是沒上,因為有更相關適應期更短的人選...面試過程中我也覺得晶圓廠製程的經驗好像跟在IC的PM沒什麼相關,所以才開始查更多IC設計流程、規格制定、產品經理工作內容、市場趨勢等等的資料,想讓自己更符合這個職缺不好意思~可以請教你如果我想從晶圓廠轉職到IC PM,哪個方向會是最重要的,我應該先把時間放在哪一類資訊呢?請問你在工作當中制定新產品規格時,會怎麼做市場分析呢?主要從哪些地方獲取資訊>< 希望有機會可以得到你的回覆,非常謝謝你花時間分享這麼多的心得,有你真好🥺
2
FEINNOTE-avatar-img
發文者
2024/04/25
1
陳思妤 思妤你好,非常開心你能從我的文章獲得收穫,對我來說是很棒的回饋~其實我能進入現職應該是一個天時地利運氣,如果用PM去搜IC產業的職缺,很多都要求技術背景,所以我當初是用工作內容來找的,找幾間有興趣的公司然後比對職缺的工作內容;方向的話,我覺得可以從你有興趣的產品研究起,看一下面試公司的官網,研究他們的產品和應用領域,如果都沒什麼興趣就都去投都去試看看~我當初有PM背景但沒有半導體產業領域知識,所以我強調自己的專案管理能力,但你有相關領域知識,加上是擔任整合,應該也對人際往來和溝通很有心得,管控時程的能力等等,這些都是很好的優勢。我在現職是不需要做市場分析的,我們公司也不是做產品的XD 所以IC產品這塊我可能分享不出什麼東西。若是以前在系統廠的話,制定規格一個主要方向是跟著上游廠商(關鍵元件)走,(而我覺得硬體領域似乎都是這樣,現在在半導體產業製程就跟著最新技術走,很多東西有標準規範的就跟著標準規範演進),另一個主要方向是看競爭對手在做什麼,以前做很多競品分析,通常客戶找來也會有想好的競爭標的,看看我們還能比人家優勢在哪~這是我的信箱: nienfei135@gmail.com如果有需要歡迎來信討論交流~
1
Tiffany Ma-avatar-img
2024/11/05
1
非常謝謝你的分享,平易近人又好懂!
1
FEINNOTE-avatar-img
發文者
2024/05/02
我覺得或許是心態诶,當PM身段有時要放得很低,能不能放下身段也跟每個人的個性有點關係,加上轉換跑道的話,很多新東西要學,公司裡也並不一定每個人都很有耐心很親切,可能需要忍受一些不舒服的待遇,自己也會有壓力想趕快適應並能夠在工作上有所貢獻,除了自我督促外,也要能自我鼓勵、轉念。如果對專案管理覺得不是很熟悉的話,以下是我常推薦給別人的線上資源:Gipi游舒帆、EvonneTsai、專案管理生活思維,搜尋他們可以找到很多很多文章,由淺入深都有,且也都有開設線上課程,可以參考看看~ (直接看"矽谷最夯產品專案管理"全書這本書可能會覺得有點難有點遠大,但先看著來且多讀書總是很好的~)
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