— 而是：在功耗、擺幅、頻寬、雜訊、線性、PVT 下，把 gm·ro 這筆資源分配到最該放大的地方
🎯 單元目標（完成後你能做到）
你將能夠：
- 用一句話抓住本質：增益 ≈ gm·ro，速度 ≈ gm/Cnode
- 了解增益級設計的 6 大限制：頭寸、負載、極點、雜訊、線性、PVT/mismatch
- 分辨常見拓撲：CS/CE、active load、cascode、folded cascode
- 用工程流程做設計：規格 → 架構 → 偏壓/尺寸 → 極點配置 → corner/MC 驗證
🧭 一句話總結（超核心）
👉 增益級設計 = 用電流買 gm、用結構買 ro、用節點電容決定速度；每多一分增益，通常要在擺幅、功耗、速度、雜訊、線性裡付代價。
🧑🎓 初學者先懂：你到底在學什麼？
很多新手以為「增益級」就是：找一顆 MOS/BJT + 負載，算出 Av 就結束。
但在 IC 的真實世界，你更常面對的是：
- 同一張電路圖在不同 PVT/corner 下，增益、頻寬會「整個換人格」
- 你做的不是一個漂亮的 Av，而是要交付：
✅ 最差條件仍達標（Worst-case pass） - 你看到的不是電路圖，而是：
Gain 不夠 / BW 不夠 / 振鈴 / 擺幅被吃掉 / 雜訊過大 / 失真爆掉
所以本單元要你練的是：
✅ 看規格 → 立刻知道要把 gm 資源放哪個節點、把 ro 資源用哪種結構買到 → 再用極點把速度與穩定性兜住。
🧠 核心骨架：兩條公式直覺（背意義，不背推導）
1) 增益骨架：Av ≈ gm·ro
- gm（推力）：你用電流、Vov、偏壓換來的「控制力」
- ro（穩住）：你用 L、結構（cascode）、電流源理想度換來的「不漏電流」
直覺一句話：
👉 推得動（gm） × 穩得住（ro） = 放大得起來（Av）
2) 速度骨架：BW ≈ gm / Cnode
節點上所有寄生電容（Cgd、Cdb、金屬線、下級輸入、ESD）都在拖慢你。
直覺一句話：
👉 節點越重（C大）越慢；要快就加 gm 或減 C。
🧠 增益級最典型的長相（你要能一眼看懂）
1) MOS 共源 CS（類比最常見）
VDD
|
Load (R / current source / mirror)
|
Vout o----o
|
M1 (CS)
Vin o----|
|
IBIAS
|
GND
2) BJT 共射 CE（gm 強、但要管偏壓電流與溫度）
VCC
|
RC
|
Vout o---o
|
Q1
Vin o----|
|
RE / bias
|
GND
🧠 增益級設計的 6 大限制（你每天都在跟它們搏鬥）
1) 頭寸 Headroom 與擺幅 Swing
你想要高增益 → 愛用 cascode/堆疊
但堆越多 → 吃越多 VDS(sat)/VCE(sat) → 擺幅越小
直覺：
👉 供電是天花板，堆疊是凳子；凳子多了，頭就撞天花板。
2) 輸出節點極點（最常見 BW 殺手）
輸出常是：高阻（ro大） + 大電容（Cnode大）
→ 低頻極點把頻寬吃掉
3) 負載不確定（Cload 變你就變）
下一級輸入電容、金屬線、ESD、外接負載一變
→ 極點、穩定性、BW 全跟著變
4) 雜訊（Noise）
- 器件熱噪（gm 相關）
- MOS 的 1/f 噪（低頻痛點）
- 負載電阻/電流源噪聲
直覺：
👉 低噪通常要更大 gm（更多電流或更大面積），也常會拖到功耗/速度。
5) 線性（Linearity）與失真
CS/CE 本質非線性，大訊號就出 THD、IM3、1dB compression
改善常靠：退化、回授、更多 headroom、更多功耗
6) PVT + mismatch（量產世界的真老大）
- FF：gm 大但 ro 小（快但不一定高增益）
- SS：gm 小但 ro 可能大（慢但可能較穩）
直覺：
👉 增益與速度可能朝相反方向漂移，所以要靠 corner sweep 拉回最差角落。
🧠 常見升級路線（從 baseline 到業界）
1) Active load（電流鏡負載）
- ro 等效變大 → 增益上升
- 代價：節點更敏感、headroom 更緊、極點可能更低
2) Cascode（堆疊換 ro↑）
- ro↑、隔離↑、Miller↓（常能改善某些頻段）
- 代價：擺幅縮小、偏壓更難
3) Folded cascode（低供電折衷）
供電不夠堆疊時，把電流路徑折到另一側
- 保留高增益/隔離
- 代價：架構複雜、偏壓更重要、節點更多更敏感
🧠 規格驅動流程（工程做法）
假設規格：
- DC gain ≥ 60 dB
- BW ≥ 10 MHz
- VDD=1.8V、P ≤ 1 mW、Cload≈1 pF
你會這樣做：
- 先估 gm（速度）
BW ≈ gm/(2πCnode) → Cnode 既然大概知道，就先推 gm 量級 → 推電流量級 - 再估 ro（增益）
Av ≈ gm·ro → gm 既定後，推 ro 需求 → ro 不夠就靠長 L / active load / cascode - 檢查 headroom（能不能堆）
1.8V 供電下堆太多會死 → 不夠就考慮 folded 或改拓撲 - 管理極點與穩定性
輸出節點極點、次極點在哪？負載變動怎麼辦？ - corner + MC 驗證
最差 gain / 最差 BW / 最差擺幅 / 分布（若需要）
🔬 電子學實驗題（70/120）
同一個增益級的四種人生：CS、active-load、cascode、folded cascode 的增益/頻寬/擺幅 trade-off（SPICE 解答版）
🎯 實驗目的（你要建立的世界觀）
👉 增益越高通常越敏感、擺幅越小、穩定越難。
你要用同一個平台，看到「升級拓撲」帶來的代價。
✅ 交付量測清單（每個 case 都要記）
- DC gain（dB）
- -3 dB BW（或 UGB）
- 輸出擺幅（最大不失真 swing）
- 功耗 P≈VDD·Itotal
-（加分）相位裕度 PM（若你用 loop gain 或閉迴路測法）
A) Case 1：CS + 電阻負載（baseline）
操作
- 設 M1 偏壓在飽和
- RL 當負載
- 掃 Cload：0.5pF → 1pF → 5pF
✅ 你會看到（答案趨勢）
- Gain：中等（受 RL 限制）
- BW：對 Cload 極敏感（C 越大 BW 越小）
- Swing：通常較大（堆疊少，headroom 較鬆）
- Noise：RL 本身有熱噪（可能成為主要噪源之一）
你要寫的結論（標準句）
✅ 電阻負載直覺、擺幅友善，但增益上限受 RL 與功耗限制，且 BW 被 Cload 明顯主宰。
B) Case 2：改成 active load（電流鏡負載）
操作
- RL → PMOS 電流鏡負載（主動負載）
- 重做 DC/AC/transient
✅ 你會看到（答案趨勢）
- DC gain：明顯上升（輸出等效阻抗變大）
- Swing：變小（多了 headroom 限制）
- BW：可能下降或變敏感（高阻節點 + 寄生 → 極點下移）
- Noise：負載晶體管也會貢獻噪聲
結論句（標準句）
✅ 主動負載用 ro 換到更高增益，但輸出節點更敏感、擺幅更緊、頻寬與穩定性更需要管理。
C) Case 3：加 cascode（追高增益）
操作
- 在關鍵支路加入 cascode 管
- 重新設偏壓確保「每顆都在飽和」
✅ 你會看到（答案趨勢）
- DC gain：再上升（ro 等效大幅增加）
- Swing：再縮小（堆疊多一層吃頭寸）
- BW：可能變好或變差
- 好處：Miller/隔離改善（某些頻段更乾淨）
- 壞處：多節點、多寄生 → 新極點/零點讓穩定更麻煩
結論句
✅ Cascode 用堆疊換 ro↑ 與隔離↑，增益更高但擺幅更痛，且節點變多使極點管理更重要。
D) Case 4：Folded cascode（低供電折衷）
操作
- 實作 folded cascode 範例拓撲（電流路徑折到另一側）
- 在同樣 VDD 下比較增益與 swing
✅ 你會看到（答案趨勢）
- 在低 VDD 仍可維持高增益（比硬堆 cascode 更能活）
- Swing：通常比純堆疊 cascode 友善一些（但仍受限）
- 設計敏感度：上升（偏壓節點多、電流路徑複雜）
- BW/穩定：更依賴節點極點配置
結論句
✅ Folded cascode 用架構換 headroom：低供電仍能做高增益，但偏壓與極點管理難度上升。
❓思考題（解答版）
- 為什麼 active-load 能提高增益？
✅ 因為電流鏡負載提供更大的等效輸出阻抗，讓 gm·ro 變大。 - 為什麼高增益拓撲常讓頻寬變差？
✅ 高增益常伴隨高輸出阻抗，與 Cnode 形成更低頻極點，BW 下降。 - 為什麼 cascode 吃擺幅？
✅ 因為多疊一顆需要額外 VDS(sat) 頭寸，輸出可用範圍變小。 - 折疊疊接為什麼能在低供電下工作？
✅ 因為避免在同一路徑堆太多晶體管，減少 headroom 壓力。 - 增益達標但 PM 不足，先改什麼？
✅ 先管極點：調 gm 分配、減小關鍵節點 C、建立主極點（補償）、必要時加隔離電阻/緩衝。
🧾 本單元一句話記住
👉 增益靠 gm·ro、速度靠 gm/C、穩定靠極點管理；增益級設計是資源配置與 trade-off，最後交付的是最差 corner 仍達標的方案。
