— 而是：在有限 headroom、有限 ro、PVT+mismatch 下，把電流當成可複製的基礎資源（晶片裡的電流供應鏈）
🎯 單元目標
完成後你能做到：
- 用工程視角理解電流鏡的 4 大用途：偏壓、負載、分配倍率、訊號路由
- 清楚說出電流鏡為何不準：ro 有限 / VDS 不同 / headroom 不足 / mismatch / PVT / 動態寄生
- 分辨架構：基本鏡、比例鏡、cascode 鏡、wide-swing
- 面對需求能選型：要準？要快？要省電？要大擺幅？要高 PSRR？
🧭 一句話總結（超核心）
👉 類比 IC 很多時候是「電流模式」在跑；電流鏡就是晶片內的「電流物流系統」。
鏡像不穩 → 全晶片的 gm、增益、頻寬、雜訊、線性 一起飄。
🧑🎓 初學者先懂：你到底在學什麼？
很多人以為電流鏡就是：「M1 二極體接法 + M2 複製」就結束。
但在 IC 世界你真正要會的是：
- 你想複製的是電流（資源），不是某個電阻值
- 電流鏡準不準，決定偏壓準不準 → 也決定整顆 IC 的性能穩不穩
- 你要用工程語言看它：
- 輸出端電壓一變，Iout 會不會飄？（ro / VDS 依賴）
- 靠近電源軌 會不會崩？（headroom）
- 同片兩顆一樣大 也會不一樣？（mismatch）
- 不同製程/溫度/供電 能不能守住規格？（PVT）
一句話：
✅ 電流鏡是「誤差管理器」：你在管理它對 Vout、PVT、mismatch 的敏感度。
🧠 二、電流鏡在 IC 內的 4 大工程角色
1) 偏壓產生器 Bias Generator
做一個 Iref → 鏡出 I1/I2/I3… 分給各級。
Itail、gm、功耗、速度、雜訊 都跟著偏壓走。
2) 主動負載 Active Load
用電流鏡當高等效阻抗負載（ro 大）→ 增益變高。
（你在差動對常看到的鏡像負載就是這個。）
3) 電流分配與倍率 Current Scaling
透過 W/L 比例，做 1×、2×、10×… 的電流分配。
4) 訊號路由 Current-mode routing
差動對輸出本來就是電流差，電流鏡把它「送去下一級」。
👉 你可以把電流鏡看成 類比的 routing network。
🧠 三、基本電流鏡的直覺（先會用再會算）
3.1 MOS 基本鏡（最典型）
- M1 二極體接法：自己找到一個 VGS，讓 Iref 流過去
- M2 共用同一個 VGS：輸出 Iout
核心成立條件：
- M1 ≈ M2（匹配）
- 兩邊都在飽和區（需要 headroom）
- ro 很大（理想才會不隨 Vout 變）
🧠 四、電流鏡為何會不準（你要能“點名兇手”）
把誤差來源記成 6 類，現場最常用：
1) ro 有限（通道長度調變 λ）
Id 會隨 VDS 變 → Iout 不是常數。
ro 越小，Iout-Vout 斜率越大。
2) VDS 不同（輸出端電壓會動）
參考支路 VDS1 固定、輸出支路 VDS2 會動 → Iout 跟著漂。
3) headroom 不足（掉出飽和）
只要 VDS < VDS(sat)（約等於 Vov）→ 進 triode → 鏡像崩掉，像電阻。
4) mismatch（ΔVth、Δβ）
即使 VGS 相同，兩顆器件參數不同 → Iout/Iref 偏差。
低電流/小尺寸尤其痛。
5) PVT（製程/電壓/溫度）
Vth、μ、ro 都會變 → Iref 漂、倍率漂、甚至掉區域。
6) 動態寄生（速度限制）
gate/drain 節點電容存在 → 暫態誤差、頻寬限制、settling 變慢。
🧠 五、讓電流鏡更像理想的升級路線（工程常用）
5.1 增加 L（長通道）
L↑ → λ↓ → ro↑ → 更不會隨 Vout 漂
代價：速度可能變慢、面積變大。
5.2 cascode 鏡（提高輸出阻抗）
用疊接隔離 VDS 變動 → ro 大幅提升 → 更準
代價：headroom 需求變大 → 擺幅變小。
5.3 wide-swing cascode（折衷版）
保留高 ro，同時 降低 headroom 需求
（IC 內很常見的工程折衷。）
5.4 啟動電路（避免卡死）
自偏壓 loop 可能存在「零電流穩態」
👉 能跑一次 ≠ 每次上電都能跑。
🧠 六、選型直覺（需求 → 架構）
你設計時常被問：你到底要什麼？
- 要準（Accuracy）：長 L / cascode / 大面積匹配 / 共心版圖
代價：面積、headroom、速度 - 要快（Speed）：小節點電容、不要太大尺寸、路徑短
代價：匹配變差、ro 下降、準度掉 - 要大擺幅（Compliance）：simple mirror 或 wide-swing
代價：輸出阻抗較小 - 要省電（Low power）：小電流、低 Vov
代價：更怕 mismatch / PVT / 噪聲
一句話：
👉 電流鏡是 trade-off 的濃縮體。
🧠 七、常見踩雷（直接避開）
- 以為 Iout 是常數（其實會隨 Vout 漂）
- 忘了 headroom（靠近軌就崩）
- 沒做啟動（bias loop 卡零電流）
- 版圖不對稱（自己製造 mismatch）
🔬 電子學實驗題（69/120）
實驗名稱
電流鏡的四大誤差實驗：VDS 依賴、headroom 崩壞、mismatch、cascode 改善（SPICE 解答版）
🎯 實驗目的（你要建立的世界觀）
- 看到：Iout 會隨 Vout 變（ro 有限）
- 觸發：headroom 不足會「突然失效」
- 用 Monte Carlo：看到 mismatch 的誤差分布
- 比較：cascode 更準但擺幅更差（trade-off）
✅ 你最後要交付的量測清單
每個 case 都記：
- Iout（或 Iout/Iref）
- Iout-Vout 曲線斜率（反映 ro）
- Vout_min（compliance / 臨界 headroom）
- Monte Carlo 的平均值 μ 與標準差 σ（誤差分布寬度）
A) ro 有限：掃 Vout 看 Iout 漂移（答案版）
操作
- 固定 Iref=100µA（例）
- DC sweep：Vout 由低到高掃
- 繪 Iout vs Vout
你會看到（標準答案）
- 曲線不是水平線，而是有斜率
- Vout 越高，Iout 常越大（依器件與方向）
你要寫的結論（標準句）
✅ ro 有限使電流鏡對 Vout 有敏感度；斜率越小表示 ro 越大、越像理想電流源。
B) headroom：找掉出飽和的臨界點（答案版）
操作
- 逐步降低 Vout（逼近軌）
- 觀察 Iout 何時開始急劇下降
- 記錄 Vout_min
你會看到（標準答案）
- 到某個 Vout 以下，Iout 突然撐不住 → 下滑很快
- 同時器件區域會從 saturation → triode
你要寫的結論（標準句）
✅ 鏡像成立的根是飽和區；一旦 headroom 不足掉出飽和，電流鏡等效變電阻，鏡像能力崩壞。
C) mismatch：Monte Carlo 看鏡像誤差分布
操作
- mismatch/MC：跑 200 次
- 記錄每次 Iout/Iref 的誤差
- 畫 histogram
- 把 M1/M2 面積放大 4× 再跑一次
你會看到（標準答案）
- Iout/Iref 不是單一值，是一個分布
- 面積變大後：分布變窄（σ 下降）
你要寫的結論（標準句）
✅ mismatch（ΔVth/Δβ）使鏡像誤差呈分布；加大面積可統計平均化降低 σ，但代價是面積與寄生增加。
D) cascode：準度提升但擺幅下降（答案版）
操作
- 把基本鏡換成 cascode 鏡
- 重做 A：Iout vs Vout（看斜率）
- 重做 B：找 Vout_min（看 headroom）
你會看到（標準答案）
- Iout-Vout 曲線更平（斜率變小）→ ro 變大 → 更準
- Vout_min 變大（需要更高輸出電壓才能保持飽和）→ 擺幅縮小
你要寫的結論（標準句）
✅ cascode 用疊接隔離 VDS 變動使 ro↑、準度↑；但多一層堆疊使 headroom 需求↑、可用擺幅↓。
❓思考題（解答版）
- 為何 Iout 會隨 Vout 增加？
✅ 因 λ≠0（通道長度調變），Id 對 VDS 有依賴，ro 有限。 - 為何 headroom 不足會“突然失效”？
✅ 因鏡像假設器件在飽和；一進 triode，VGS 不再能單獨決定 Id。 - 為何 cascode 更準？
✅ 讓鏡像管看到較固定的 VDS，抑制 Vout 對 Id 的影響 → ro 等效變大。 - 為何 cascode 擺幅更差？
✅ 多疊接一層需要額外 VDS(sat) 裕量，輸出端必須留更多空間。 - 為何低電流時 mismatch 更痛？
✅ 低電流常意味器件小、Vov 低，參數差異對電流的相對影響更大。
🧾 本單元記住
👉 電流鏡是晶片內的電流供應鏈：Iout 會隨 Vout 漂（ro 有限）、鏡像需要 headroom（飽和區是根）、mismatch+PVT 決定量產誤差；用架構+尺寸+版圖並靠 corner/Monte Carlo 才能做成可量產的準電流。
