— 而是「在 PVT、雜訊、非線性、面積、功耗、速度」之間做取捨，做出能量產的系統
🎯 單元目標
完成後你能做到：
- 建立類比 IC 核心世界觀：管理 trade-off，不追求完美
- 了解 6 大主戰場：增益、頻寬、雜訊、線性、功耗、面積（含匹配/可靠度）
- 用流程思考：規格 → 架構 → 偏壓/尺寸 → 版圖 → 驗證
- 理解難點：不是公式，而是 PVT + mismatch 的現實
🧭 一句話總結（超核心）
👉 數位用邏輯保證功能；類比用物理與統計保證規格。
你設計的不是理想電路，而是一個在製程、溫度、電源、老化與雜訊下仍達標的「機器」。
🧑🎓 初學者先懂：你到底在學什麼？
很多人卡住，是因為以為類比 = 把電路算到精準。
但職場真實情況是：你看到的是「現象」，要做的是「定位與驗證」。 你要練的是： 規格 → 取捨 → 最差角落也能過 → 才叫設計完成。
🧠 二、IC 與板上電路的本質差異（一定要先改世界觀）
在 PCB 上你常覺得：
- R/C/L 很乾淨
- 錯了可以換料、加補丁
- 佈線只是連線
在 IC 裡：
- 每個節點都充滿寄生 R/C 與耦合
- 元件的「理想值」只是平均值，真正是分布（統計）
- 不能換料，因為整顆晶片就是料
- 版圖本身就是電路的一部分
直覺對照：
PCB：元件是元件，線只是線 IC ：線 = 電阻 + 電容 + 耦合 + 噪聲天線
👉 世界觀 1：你設計的是物理結構，電路只是語言。
🧠 三、類比 IC 的 6 大戰場（每天都在打的仗）
1) 增益 Gain
想大增益 → ro↑（長通道、低電流、cascode）
代價 → 頻寬下降、擺幅變小、headroom 更緊
2) 頻寬/速度 Bandwidth / Speed
想快 → gm↑、C↓、短通道、電流↑
代價 → 功耗↑、線性/穩定更難、雜訊可能上升
3) 雜訊 Noise
想低雜訊 → gm↑（電流↑或面積↑）
代價 → 功耗/面積↑，速度與線性也會被牽動
4) 線性 Linearity
想線性 → 退化/回授/更大 headroom/更高功耗
代價 → 增益下降、頻寬下降、面積與功耗上升
5) 功耗 Power
你永遠有功耗預算（手機/IoT/衛星/基地台都一樣）
功耗一高 → 溫升 → 參數飄 → 可靠度下降（壽命變短）
6) 面積 Area / 成本 Cost
面積 = 成本
面積大常改善 mismatch（統計平均化） 代價 → 寄生↑、速度↓、成本↑
👉 世界觀 2：類比設計不是追求「最大」，而是追求「剛剛好達標」。
🧠 四、主宰者：PVT + mismatch（量產世界的真老大）
4.1 PVT（Process / Voltage / Temperature）
同一顆電路會因為：
- 製程角落（TT/SS/FF/SF/FS）
- 供電波動（VDD range）
- 溫度範圍（-40°C ~ 125°C）
而產生巨大差異。
你設計的是 Typical
你交付的是：所有角落 + 全供電 + 全溫度
4.2 mismatch（同片晶片上兩顆元件也不一樣）
你畫兩顆一樣 MOS，它們也不會完全一樣。
mismatch 直接造成：offset、電流鏡誤差、I/Q 失衡、失真上升…
👉 世界觀 3：你不是設計單一電路，而是在設計「統計上的穩健」。
🧠 五、設計流程（規格走到量產的路）
Step 1 規格 Specs
增益、BW/UGB、噪聲、線性、功耗、供電範圍、面積上限、PVT 覆蓋
Step 2 架構 Architecture
差動/單端？單級/多級？開迴路/回授？gm-C / opamp-based / current-mode？
Step 3 偏壓 Biasing
偏壓 = 分配物理資源（電流）給節點 → 直接決定 gm、速度、雜訊、線性、功耗
Step 4 尺寸化 Sizing
W/L、電流、電容/電阻、工作區域、擺幅與 headroom、極點位置
Step 5 版圖 Layout
matching（共心/對稱/交錯）、guard ring、寄生控制、地回流/去耦、隔離屏蔽
Step 6 驗證 Verification
DC/AC/Transient + Noise/Distortion + Corner + Monte Carlo + Reliability(EM/BTI/HCI)
👉 沒有 corner sweep + Monte Carlo 的設計，不算完成。
🧠 六、高手直覺（你其實在分配 gm 與 ro）
- 用偏壓與尺寸決定 gm
- 用通道長度與架構決定 ro
- 用寄生與補償管理 極點
三句工程語言：
- 增益 ≈ gm·ro
- 速度 ≈ gm/C
- 雜訊/線性 ≈ 你願意花多少電流與面積
🔬 電子學實驗題（67/120）
實驗名稱
用 SPICE + PVT/Monte Carlo 觀察類比 IC 世界：同一個差動放大器在角落與 mismatch 下如何變形
🎯 實驗目的
- 建立震撼：同一張電路圖在不同條件會變成不同電路
- 比較：Gain、BW、PM、offset、功耗在 PVT 下的漂移
- 用 Monte Carlo 看 offset 分布，理解 matching/layout 的必要
- 練習：把「規格」轉成「驗證清單」
🧰 工具
SPICE（LTspice/ngspice/Spectre 任一）
差動對 + 電流鏡負載 netlist（MOS differential pair + mirror load）
🔧 電路架構（典型積木）
VDD
|
M3 / \ M4 (電流鏡負載)
/ \
Vout+ o-- --o Vout-
\ /
\ /
M1 M2 (差動對)
Vin+ o--------| |--------o Vin-
\ /
|
Itail (尾電流源)
|
GND
✅ 你最後要交付的「驗證清單」
每個 corner / 每個 Monte Carlo 組別都要記錄：
- DC gain
- -3 dB BW
- UGB（unity gain）
- PM（phase margin）
- Offset（Vin+=Vin- 時 Vout 偏多少）
- 功耗 P = VDD × I_total
- 工作區域（M1~M4 是否在飽和）
A) Baseline：TT corner（答案版）
做什麼：跑 OP / AC（TT）
你會看到（答案）：
- 工作點：多數晶體管應維持飽和
- Gain/BW/PM：得到一組「漂亮典型值」
- 功耗：大約與 Itail 同量級（P≈VDD×I_total）
你該寫的結論（標準句）：
✅ TT 只是平均參考，不能代表量產；後續以最差 corner 與分布作交付基準。
B) PVT Corner Sweep（答案版）
做什麼：SS、FF，VDD ±10%，Temp -40/25/125°C 都跑一次
你會看到（常見方向答案）：
- SS：速度變慢、BW/UGB 下降；低 VDD 更容易 headroom 不足
- FF：速度變快、UGB 上升；但 PM 可能變小、振鈴風險上升
- 低 VDD：擺幅/飽和區最容易爆
- 高溫：漏電與偏壓漂移變明顯，offset/功耗/性能都可能惡化
你該寫的結論（標準句）：
✅ 以 corner sweep 找出 worst-case（最差 Gain/BW/PM/Offset/功耗/飽和區），若不過規格就回到偏壓/尺寸/補償調整。
C) Monte Carlo mismatch：offset 分布（答案版）
做什麼：跑 100~500 次樣本、做 offset histogram
你會看到（答案）：
- offset 不是固定值，而是分布
- 加大 M1/M2 面積或改善對稱後：分布變窄（σ 下降）
- 但面積大會帶來寄生↑，速度可能下降
你該寫的結論（標準句）：
✅ mismatch 造成 gm/Vth/β 不同 → 零輸入時仍不平衡 → offset 出現；面積與 matching 可縮小分布，但有面積與速度代價。
D) 把結果轉成設計決策（答案版）
- PM 太小：降交越頻率 / 改補償 / 降負載 / 調節節點極點
- offset 分布太大：加大輸入對面積 / 改 matching / 改架構（chopper/auto-zero）
- 功耗超標：重新分配 bias 電流，把 gm 資源放到最需要的節點
- 低電壓 corner 爆：重做 headroom 分配（拓撲/堆疊數/偏壓點）
❓思考題（解答版）
- 為何看最差角落？
✅ 量產晶片分散在各角落，客戶拿到不是 TT。 - mismatch 為何造成 offset？
✅ 差動兩邊參數不同 → 零輸入仍不平衡電流 → 輸出偏。 - 面積變大為何匹配變好但可能變慢？
✅ 統計平均化→mismatch↓；寄生電容↑→極點下降→BW↓。 - 低電壓下最容易爆什麼？
✅ headroom 不足：掉出飽和、擺幅不足、偏壓點崩。 - 為何說版圖是電路一部分？
✅ 寄生、耦合、匹配、隔離會直接改寫增益、BW、雜訊、線性與穩定性。
🧠 工程結論
你現在進入的類比 IC / RF 世界不再是「算對就對」，而是：
規格是目標、PVT+mismatch 是現實、驗證是語言、版圖是戰場。 最後交付的是： 👉 最差條件仍達標的可量產設計。
