10分鐘看懂IC設計

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[Verilog] 10分鐘看懂CDC的2DFF

10分鐘看懂IC設計流程 (原創)

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

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出一張嘴

2024/12/28

[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

到了最後一個階段, 我們做了這麼多CG cell insertion後, 要怎麼知道到底是不是對Design有幫助的呢? 是否有個rule又或是量化的數據來解釋說CG的效果如何在下面這篇paper中提到了幾種觀測CG cell efficiency的方法 J. Srinivas, M

#IC設計 #icg #lowpower

出一張嘴

2024/12/28

[Verilog] 10分鐘由淺入深看懂 clock gating (6) -clk gating efficiency

#IC設計 #icg #lowpower

出一張嘴

2024/12/16

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?

#IC設計 #Verilog #icg

出一張嘴

2024/12/16

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

#IC設計 #Verilog #icg

出一張嘴

2024/12/11

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

前面文章提到過clk gating check實際上就是在check gating cell的enable訊號檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle

#IC設計 #clock #gating

出一張嘴

2024/12/11

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

#IC設計 #clock #gating

出一張嘴

2024/12/02

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl

#cg #clock #gating

出一張嘴

2024/12/02

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

#cg #clock #gating

出一張嘴

2024/11/27

[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en

#icg #lowpower #STA

出一張嘴

2024/11/27

[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

#icg #lowpower #STA

出一張嘴

2024/11/26

[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design

先前文章中提提了幾種low power design常用的手法 [Verilog] 10分鐘看懂IC design的low power design - 1 (原創) 其中最廣為使用的招數就是clock gating 藉由停住當下沒在運作的module clk 及clk network 來達到

#clock #gating #cg

出一張嘴

2024/11/26

[Verilog] 10分鐘由淺入深看懂 clock gating (1) - low power design

#clock #gating #cg

出一張嘴

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

出一張嘴

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

出一張嘴

2024/10/31

[Verilog] 10分鐘看懂CDC問題

CDC (Clock Domain Crossing) 屬於當今IC design中非常常見的問題, 雖然增加了Design的難度, 卻因為它所帶來的諸多優勢令人難以放棄, 舉例來說, 假如module A的spec對於performance的需求遠小於module B, 那麼modul

#CDC #STA #IC

出一張嘴

2024/10/31

[Verilog] 10分鐘看懂CDC問題

#CDC #STA #IC

出一張嘴

2024/10/21

[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)

Voltage island 字面上的意思為電壓島, 概念上是把不同function的module給予不同的driving volatge 然而在ic design中有個rule, driving voltage 越高就能讓logic動的越快也就是說,當你希望邏輯運算的越快,原則上就需

#mtcmos #low #power

出一張嘴

2024/10/21

[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)

#mtcmos #low #power

出一張嘴

2024/10/19

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

對於現在的IC來說, 除了追求性能外另外一個重點就是如何降低工耗, 以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%, 那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢在這邊來探討一下以現今主流的low p

#low #power #lowpower

出一張嘴

2024/10/19

[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

#low #power #lowpower

出一張嘴

2024/07/31

[Verilog] 10分鐘看懂verilog的reset

前篇內容提到說,async reset有著打出glitch的風險, 但除了glitch之外, 如果reset deassert的時間點不對的話可是造出大量metastable的data, 直接導致function fail, 至於assert的時間點因為是async reset,所以何時出發

#reset #async #CDC

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2024/07/31

[Verilog] 10分鐘看懂verilog的reset

#reset #async #CDC

出一張嘴

2024/07/25

[Verilog] 10分鐘看懂setup time / hold time check (原創)

面試必考題, 人人說的一口好setup time / hold time 但是除了公式外很沒有感覺, 小弟出一張嘴經年累月用心體會說說對這個timing設定的感想, 講一下我消化完對他的定義 setup time 指的是當訊號要被抓住前必須保持穩定幾秒 hold time 指的是當訊號被