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[Verilog] 再次征戰FIFO地獄 - (5) async fifo
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[Verilog] clk skew vs clk jitter
3
[Verilog] STA分析 - setup / hold violation 怎麼workaround
4
[Verilog] STA分析 - setup time violation如何處理 ? (原創)
5
[Verilog] STA分析 - hold time violation如何處理 ? (原創)
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[Verilog] 再次征戰FIFO地獄 - (5) async fifo
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出一張嘴
2025/08/11
[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
#
CDC
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FIFO
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graycode
出一張嘴
2025/08/11
[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
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CDC
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FIFO
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graycode
出一張嘴
2025/05/23
[Verilog] 再次征戰FIFO地獄 - (4) async fifo
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t
#
interview
#
IC設計
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Verilog
1
出一張嘴
2025/05/23
[Verilog] 再次征戰FIFO地獄 - (4) async fifo
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t
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interview
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IC設計
#
Verilog
1
出一張嘴
2025/05/16
[Verilog] 再次征戰FIFO地獄 - (3) async fifo
在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙 以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組
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IC設計
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Verilog
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verilog
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出一張嘴
2025/05/16
[Verilog] 再次征戰FIFO地獄 - (3) async fifo
在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙 以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組
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IC設計
#
Verilog
#
verilog
1
出一張嘴
2025/05/09
[Verilog] 再次征戰FIFO地獄 - (2) sync fifo
前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_
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Verilog
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interview
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verilog
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出一張嘴
2025/05/09
[Verilog] 再次征戰FIFO地獄 - (2) sync fifo
前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_
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Verilog
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interview
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verilog
1
出一張嘴
2025/05/02
[Verilog] 再次征戰FIFO地獄 - (1)
FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy
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interview
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IC設計
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verilog
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出一張嘴
2025/05/02
[Verilog] 再次征戰FIFO地獄 - (1)
FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy
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interview
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IC設計
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verilog
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出一張嘴
2025/04/23
[Verilog] 實作 edge detector
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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verilog
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Verilog
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edge
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出一張嘴
2025/04/23
[Verilog] 實作 edge detector
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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verilog
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Verilog
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edge
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出一張嘴
2024/10/28
[Verilog] STA分析 - setup / hold violation 怎麼workaround
前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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STA
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IC設計
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Verilog
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出一張嘴
2024/10/28
[Verilog] STA分析 - setup / hold violation 怎麼workaround
前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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STA
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IC設計
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Verilog
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1
出一張嘴
2024/10/02
[Verilog] STA分析 - hold time violation如何處理 ? (原創)
上一篇內容提到說, hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value, 導致reg在還沒完全把data取樣下來時他的input端口就開始震動, 可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
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hold
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time
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STA
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出一張嘴
2024/10/02
[Verilog] STA分析 - hold time violation如何處理 ? (原創)
上一篇內容提到說, hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value, 導致reg在還沒完全把data取樣下來時他的input端口就開始震動, 可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
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hold
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STA
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出一張嘴
2024/10/01
[Verilog] STA分析 - setup time violation如何處理 ? (原創)
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一
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Verilog
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timing
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出一張嘴做IC
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出一張嘴
2024/10/01
[Verilog] STA分析 - setup time violation如何處理 ? (原創)
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一
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Verilog
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timing
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出一張嘴做IC
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出一張嘴
2024/08/12
[Verilog] clk skew vs clk jitter
clk skew 和 clk jitter差別是甚麼? clk skew 指的是兩顆reg 因為clk 到達的時間不同 導致雖然後是屬於於同一個cycle的行為 卻會有先到後到的問題 通常成因為 wire length cell delay clock distribution
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clktree
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clk
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skew
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出一張嘴
2024/08/12
[Verilog] clk skew vs clk jitter
clk skew 和 clk jitter差別是甚麼? clk skew 指的是兩顆reg 因為clk 到達的時間不同 導致雖然後是屬於於同一個cycle的行為 卻會有先到後到的問題 通常成因為 wire length cell delay clock distribution
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clktree
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出一張嘴
2024/07/29
[Verilog] synchronus reset vs asyncronus reset reg
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺 sync reset reg : always @ (postedge clk) begin if (!rs
#
async
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sync
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reset
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出一張嘴
2024/07/29
[Verilog] synchronus reset vs asyncronus reset reg
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺 sync reset reg : always @ (postedge clk) begin if (!rs
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async
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2025/08/11
[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
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CDC
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[Verilog] 再次征戰FIFO地獄 - (5) async fifo
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk) 我們開始來專心探討一下圖中B2G這區塊的功用 相信各位看懂架構後coding就不是甚麼大問題 回顧一下, 我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事? pt
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2025/05/23
[Verilog] 再次征戰FIFO地獄 - (4) async fifo
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t
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2025/05/23
[Verilog] 再次征戰FIFO地獄 - (4) async fifo
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好, 究竟有甚麼缺點又或是不可行, 這邊來探討一下. 首先我們先來看一下Dmux解CDC issue的原理 dmux架構可以分為兩個部分, Data path和CTRL path, 我們會在CTRL的path的部分在clkA的t
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在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙 以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組
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在了解sync fifo後,可以開始來研究一下何謂asyc fifo? 小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作, 以方便各位更容易的理解其中的奧妙 以Top view來看,基本上和sync fifo沒太大的不同, 最大的差異則是clk和rst長出了兩組
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[Verilog] 再次征戰FIFO地獄 - (2) sync fifo
前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_
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[Verilog] 再次征戰FIFO地獄 - (2) sync fifo
前面介紹完sync fifo的function block用途後, 這篇開始來帶入code要怎麼implement. Full code: module sync_fifo #(parameter N=8, parameter depth=8) (input clk, input rst_
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2025/05/02
[Verilog] 再次征戰FIFO地獄 - (1)
FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy
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FIFO題目答得好不好可以直接看出面試者的程度為何, FIFO看似簡單卻濃縮了非常多的design細節在裡面, 在這邊來和各位分享一下我個人的心得. 作為designer最常使用到的fifo就只有兩種屬性 1.sync fifo 2.async fifo 那這邊的sync或asy
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作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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[Verilog] 實作 edge detector
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作, 舉個實際的例子 2 phase的handshake protocal, 以下方paper中的圖例來看. Quasi Delay-Insensitive High Speed Two-Phase Prot
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前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio
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上一篇內容提到說register取樣時需要刻意地維持訊號源的stable, 才不會讓register取樣時出現問題, 那如果我真的發生了上述的violation要怎麼處理呢? setup time violation和hold time violation的解法一致? 在這邊詳細的說明一
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clk skew 和 clk jitter差別是甚麼? clk skew 指的是兩顆reg 因為clk 到達的時間不同 導致雖然後是屬於於同一個cycle的行為 卻會有先到後到的問題 通常成因為 wire length cell delay clock distribution
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