Top 5
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk)
我們開始來專心探討一下圖中B2G這區塊的功用
相信各位看懂架構後coding就不是甚麼大問題
回顧一下,
我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事?
pt
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk)
我們開始來專心探討一下圖中B2G這區塊的功用
相信各位看懂架構後coding就不是甚麼大問題
回顧一下,
我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事?
pt
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作,
舉個實際的例子 2 phase的handshake protocal,
以下方paper中的圖例來看.
Quasi Delay-Insensitive High Speed Two-Phase Prot
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作,
舉個實際的例子 2 phase的handshake protocal,
以下方paper中的圖例來看.
Quasi Delay-Insensitive High Speed Two-Phase Prot
前面探討完setup time / hold time violation的原因跟解法,
來更進一步探討一下現實面,
實際ic design中,
我們有可能會碰到一個狀況,
synthesis過後path出現了setup time violation 或 hold time violatio
前面探討完setup time / hold time violation的原因跟解法,
來更進一步探討一下現實面,
實際ic design中,
我們有可能會碰到一個狀況,
synthesis過後path出現了setup time violation 或 hold time violatio
上一篇內容提到說,
hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value,
導致reg在還沒完全把data取樣下來時他的input端口就開始震動,
可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
上一篇內容提到說,
hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value,
導致reg在還沒完全把data取樣下來時他的input端口就開始震動,
可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable,
才不會讓register取樣時出現問題,
那如果我真的發生了上述的violation要怎麼處理呢?
setup time violation和hold time violation的解法一致?
在這邊詳細的說明一
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable,
才不會讓register取樣時出現問題,
那如果我真的發生了上述的violation要怎麼處理呢?
setup time violation和hold time violation的解法一致?
在這邊詳細的說明一
clk skew 和 clk jitter差別是甚麼?
clk skew 指的是兩顆reg 因為clk 到達的時間不同
導致雖然後是屬於於同一個cycle的行為
卻會有先到後到的問題
通常成因為
wire length
cell delay
clock distribution
clk skew 和 clk jitter差別是甚麼?
clk skew 指的是兩顆reg 因為clk 到達的時間不同
導致雖然後是屬於於同一個cycle的行為
卻會有先到後到的問題
通常成因為
wire length
cell delay
clock distribution
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺
sync reset reg :
always @ (postedge clk) begin
if (!rs
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺
sync reset reg :
always @ (postedge clk) begin
if (!rs
Top 5
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk)
我們開始來專心探討一下圖中B2G這區塊的功用
相信各位看懂架構後coding就不是甚麼大問題
回顧一下,
我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事?
pt
回到這張看起來很複雜的AFIFO架構圖 (*藍色訊號為write clk *紅色訊號為read clk)
我們開始來專心探討一下圖中B2G這區塊的功用
相信各位看懂架構後coding就不是甚麼大問題
回顧一下,
我們先思考ptr在傳輸時沒有處理CDC issue時會發生甚麼事?
pt
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
上篇文中最後提到的為甚麼async不用Dmux傳ptr就好,
究竟有甚麼缺點又或是不可行,
這邊來探討一下.
首先我們先來看一下Dmux解CDC issue的原理
dmux架構可以分為兩個部分,
Data path和CTRL path,
我們會在CTRL的path的部分在clkA的t
在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
在了解sync fifo後,可以開始來研究一下何謂asyc fifo?
小弟在這邊盡量利用了sync fifo的架構圖來呈現async fifo的運作,
以方便各位更容易的理解其中的奧妙
以Top view來看,基本上和sync fifo沒太大的不同,
最大的差異則是clk和rst長出了兩組
前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
前面介紹完sync fifo的function block用途後,
這篇開始來帶入code要怎麼implement.
Full code:
module sync_fifo #(parameter N=8, parameter depth=8)
(input clk,
input rst_
FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
FIFO題目答得好不好可以直接看出面試者的程度為何,
FIFO看似簡單卻濃縮了非常多的design細節在裡面,
在這邊來和各位分享一下我個人的心得.
作為designer最常使用到的fifo就只有兩種屬性
1.sync fifo
2.async fifo
那這邊的sync或asy
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作,
舉個實際的例子 2 phase的handshake protocal,
以下方paper中的圖例來看.
Quasi Delay-Insensitive High Speed Two-Phase Prot
作為designer一定經常看到spec中描述當edge出現時需要trigger電路運作,
舉個實際的例子 2 phase的handshake protocal,
以下方paper中的圖例來看.
Quasi Delay-Insensitive High Speed Two-Phase Prot
前面探討完setup time / hold time violation的原因跟解法,
來更進一步探討一下現實面,
實際ic design中,
我們有可能會碰到一個狀況,
synthesis過後path出現了setup time violation 或 hold time violatio
前面探討完setup time / hold time violation的原因跟解法,
來更進一步探討一下現實面,
實際ic design中,
我們有可能會碰到一個狀況,
synthesis過後path出現了setup time violation 或 hold time violatio
上一篇內容提到說,
hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value,
導致reg在還沒完全把data取樣下來時他的input端口就開始震動,
可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
上一篇內容提到說,
hold time violation的成因是因為訊號源在clk trigger edge後太快就開始要變化成新的value,
導致reg在還沒完全把data取樣下來時他的input端口就開始震動,
可能會導致reg在抓data時出現問題,雖然預期要鎖到1但是最後卻因為in
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable,
才不會讓register取樣時出現問題,
那如果我真的發生了上述的violation要怎麼處理呢?
setup time violation和hold time violation的解法一致?
在這邊詳細的說明一
上一篇內容提到說register取樣時需要刻意地維持訊號源的stable,
才不會讓register取樣時出現問題,
那如果我真的發生了上述的violation要怎麼處理呢?
setup time violation和hold time violation的解法一致?
在這邊詳細的說明一
clk skew 和 clk jitter差別是甚麼?
clk skew 指的是兩顆reg 因為clk 到達的時間不同
導致雖然後是屬於於同一個cycle的行為
卻會有先到後到的問題
通常成因為
wire length
cell delay
clock distribution
clk skew 和 clk jitter差別是甚麼?
clk skew 指的是兩顆reg 因為clk 到達的時間不同
導致雖然後是屬於於同一個cycle的行為
卻會有先到後到的問題
通常成因為
wire length
cell delay
clock distribution
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺
sync reset reg :
always @ (postedge clk) begin
if (!rs
sync rst 和 async rst reg 在rtl上只有差在always block的condition不同,但是在合成上卻是兩種不同type的register,有著不同的優缺
sync reset reg :
always @ (postedge clk) begin
if (!rs