想像你在廚房為 AI 晶片大餐精雕圖案、拋光表面，確保每層完美呈現。這是《邊喝邊想》半導體系列的第八篇，上篇談光刻如何雕刻電路，這篇聚焦蝕刻與 CMP 如何修飾晶片。本系列共八篇，涵蓋晶圓、氧化、晶體管、摻雜、沉積、光刻、蝕刻/CMP。核心問題：如何精準雕刻與平整，打造高效 AI 晶片？
蝕刻：從化學反應到電漿轟炸
蝕刻的基本邏輯，是將晶圓表面多餘的材料溶解或剝離。但這件事遠比想像中困難。早期常用的濕式蝕刻（wet etching），是用含水的液態化學品與材料反應，將不需要的部分溶解掉。然而這種等向性蝕刻會同時向左右兩側擴張，對於現今90奈米以下的製程，容易導致圖案邊緣過度削弱，無法形成精準的線寬。
於是，業界轉向乾式蝕刻（dry etching），也就是反應式離子蝕刻（Reactive Ion Etching, RIE）。它的邏輯是讓化學反應只在離子打到的地方發生。工程師會在等離子體中製造自由基（如F），這些自由基隨機飄散、沉積於晶圓表面，但不會主動反應。只有當垂直入射的離子撞擊表面、破壞鍵結或清除副產物時，反應才會被啟動。這就像一道門鎖，只有離子撞擊和化學反應雙重條件成立，才會開始蝕刻。
這種技術利用高頻電場激發氣體，產生帶能量的離子與自由基，讓它們在極低壓環境下以極高的方向性轟擊晶圓表面。在等離子體中，自由基（如 F 原子）濃度遠高於離子，且壽命較長，是真正驅動蝕刻反應的主力。離子的角色則是在反應中提供額外能量，促進原本速率緩慢的步驟（如鍵結斷裂），讓整體反應更有效率。自由基決定化學路徑，離子決定反應速率的雙重機制，是現代蝕刻的精髓所在。
然而，要讓蝕刻能停在指定深度、不中斷又不過蝕，還得克服多種變因。電漿中的電荷會造成trenching與charging效應；不同材料的蝕刻速率差異也會產生microloading問題，使得密集圖案與寬廣區域的蝕刻程度不一。為了避免這些問題，工程師發展出側牆鈍化技術（Sidewall Passivation），像是 Bosch Process 這類週期性堆疊與剝除的方式，確保蝕刻的方向性與邊緣保護同步進行。
- Trenching：離子從側牆反彈聚焦於下方，造成圖案邊緣過度蝕刻
- Charging Effect：絕緣體表面蓄積電荷，改變離子路徑，影響圖案形貌
- Microloading：窄深結構中的空間限制，使蝕刻深度因圖案寬度不同而改變
- Endpoint Detection：透過干涉儀或光譜分析觀察等離子體中的發光變化，精準判斷蝕刻是否已到底層
- Sidewall Passivation：讓晶圓底部持續被離子清除材料，但側邊因有保護膜而免於被侵蝕，最終形成垂直甚至略帶錐狀（tapered）的蝕刻孔或溝槽（如 DRAM 中的深溝槽電容、FinFET 溝槽等）。
- Bosch Process：針對極深蝕刻結構（如 MEMS），交替使用 SF₆ 與聚合氣體，在側牆形成保護層，再重啟蝕刻，如雕刻階梯般一層層向下
蝕刻技術有三大評估指標
- 蝕刻速率（etch rate）：決定產能，太慢會拖延流程，太快則難以控制
- 選擇性（selectivity）：希望只蝕刻該蝕的材料，而不侵蝕光阻或底層材料
- 方向性（anisotropy）：希望蝕刻垂直向下、不往側邊擴散，否則會造成圖案變形（undercut）
為什麼還需要 CMP？
即使蝕刻再精準，晶圓表面仍可能留下微小高低差或殘留物。而多層導線製程的興起，更讓拋光成為必須。這就是 CMP（Chemical Mechanical Polishing） 登場的原因。
CMP 的操作看似簡單：一塊墊布（pad）貼著晶圓旋轉，上方加壓施力，邊轉邊噴灑含有研磨粒子的化學液體（slurry），讓晶圓表面在機械壓力與化學反應的雙重作用下被磨平。但實際上，要精準控制磨除的厚度、均勻度與選擇性，是極其困難的工程。
研磨液中的 slurry 成分通常包括奈米等級的氧化矽或氧化鋁粒子，加上具化學反應能力的酸鹼溶液。這些粒子會與表面材料產生反應，再透過機械力推動刮除。墊布的彈性、轉速、壓力、slurry流速與溫度等參數，每一項都會影響研磨的結果。一不小心就會過拋或拋不平，導致金屬線裸露或層間短路。
這種混合化學與機械力量的設計，使 CMP 成為唯一能夠選擇性拋光的技術。例如在銅互連結構中，CMP 必須只移除凸出的銅層，而不破壞下方的絕緣材料，最終達成全域平坦度（Global Planarity）。；這種選擇性正是藉由不同材料對 slurry 成分的反應速率差異來達成的。CMP由三大要素構成
- 研磨墊（pad）：負責接觸晶圓、傳遞壓力
- 拋光液（slurry）：含有化學劑與研磨粒子，對特定材料反應
- 下壓壓力與轉速：決定磨除速率與均勻性
不同材料有不同的拋光速率，例如氧化矽與銅，其去除速率差距懸殊，必須精準配方才能避免銅被過度磨平，或氧化層磨不乾淨。CMP也面臨幾項經典問題
- Dishing：銅區域被過度磨出凹陷
- Erosion：密集圖案區域磨損更多
- Slurry殘留：須透過清洗與檢測確保表面潔淨
良率與製程監控：讓蛋糕不失敗
不是每一顆晶片都能順利出廠，這正是良率（yield）存在的意義。良率可細分為數個階段
- 晶圓良率（wafer yield）：從晶圓開始製作到未報廢者的比例
- 裸晶良率（die yield）：每片晶圓上，通過電性測試的晶粒比例
- 封裝良率（assembly yield）：在封裝過程中仍能維持功能的比例
- 老化測試良率（burn-in yield）：在模擬使用一段時間後仍未故障的比例
整體晶片良率，就是這些階段的乘積，每一步都可能失分，而 CMP 與蝕刻尤其容易影響到 parametric yield loss（參數偏移導致的損失）與 defect yield loss（缺陷導致的損失）。
統計製程控制（Statistical Process Control, SPC） 主要用來偵測製程的異常漂移與波動（systematic excursions）。典型作法如追蹤氮化矽膜厚的平均值與標準差，並用三個西格瑪（3σ）的統計法則來判斷是否偏離常態
- 單一數值超過 ±3σ：機率僅 0.3%，可能出現問題。
- 連續 8 點都高於（或低於）均值：機率 4%，可能代表平均值漂移。
- 3 個點中有 2 個在 ±2σ 至 ±3σ 間，或 5 點中有 4 點落在 ±1σ 至 ±3σ 間，也會觸發警訊。
用於 Fab 中大量參數的自動監控。當某個監控參數觸發警訊，系統會自動傳送訊息給工程師，並進一步檢查是否發生異常事件，例如清洗設備或更換氣體造成膜厚偏移。
蝕刻與 CMP 的不同角色
雖然蝕刻與 CMP 都是移除多餘材料的技術，但兩者目標不同。前者像是精雕細琢的雕刻刀，後者則像木工最後一道打磨封蠟的程序。
- 蝕刻講究圖案轉移的準確性：將光刻定義的幾何輪廓精確刻入材料
- CMP 則是形貌控制：讓表面重新變平，好讓下一層圖案有良好對焦與附著
而兩者的共同點在於：這些動作並非單次完成，而是會在晶圓生命週期中反覆進行數十次。每一次的光刻與沉積後，幾乎都伴隨著一次蝕刻與一次 CMP。這也意味著，每一層的精準度都會疊加，任何一層的瑕疵都可能在封裝前放大成致命缺陷。
從這裡開始懂晶片的層次
這一切努力，都是為了在晶圓表面堆出一層又一層的導線與元件結構。在蝕刻中，方向性決定了圖案的解析度；在 CMP 中，材料間的拋光速率比決定了結構的保留與磨損。這兩者共同確保晶片在物理上具備多層邏輯電路的可能。
但事情還沒結束。
當導線堆疊越來越高，空間變得擁擠，訊號延遲、電阻與散熱問題也隨之而來。光靠堆高已不夠，我們必須開始重新思考層與層之間的連接方式與形狀設計。這正是先進封裝登場的時機。我們能不能，在同樣尺寸下，做出更多層、更強連結的設計？
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