Verilog學習筆記(1):
( 1 ) : 在verilog中，如何宣告模組?
( 2 ) : 輸入埠名稱有哪些?
Ans : input, output, inout
( 3 ) : wire與reg的差異在哪?
wire : 線，實際會生成一條電線，讓電訊號通，不會儲存。
reg : 暫存器，會將電訊號儲存。
Verilog學習筆記(2):
未完成!!(`・ω・´)
( 1 ) : 在verilog中，如何宣告模組?
( 2 ) : 輸入埠名稱有哪些?
Ans : input, output, inout
( 3 ) : wire與reg的差異在哪?
wire : 線，實際會生成一條電線，讓電訊號通，不會儲存。
reg : 暫存器，會將電訊號儲存。
未完成!!(`・ω・´)
