出一張嘴做IC

[Verilog] 10分鐘由淺入深看懂 clock gating (5) - CG synthesis

2024/12/16

前面文章曾經提到說, 除了我們在寫rtl當下直接撰寫加入的cg cell外, 實際上我們有些clk gating cell是靠tool自己幫忙插的, [Verilog] 10分鐘由淺入深看懂 clock gating -2 那麼tool是怎麼判斷說哪邊要插gating cell的呢?

#IC設計 #Verilog #icg

[Verilog] 10分鐘由淺入深看懂 clock gating (4) - timing check

2024/12/11

前面文章提到過clk gating check實際上就是在check gating cell的enable訊號檢查enable的timing是否能滿足STA的check, 不過不知道各位有沒有發現到, 這條path看起來很單純呀而且我還用上了latch大法, 可能讓訊號走完1整個cycle

#IC設計 #clock #gating

[Verilog] 10分鐘由淺入深看懂 clock gating (3) - latch based CG

2024/12/02

由於前篇提到說純的logic gate 的CG cell有些先天上的缺點在, 像是enable output 必須在指定的區間內才能trigger, 這也使的這條path上的timing變得更嚴苛, 因此就開發出了一個新的架構來解決上述的問題, 也就是大家常看到的latch based的cl

#cg #clock #gating

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[Verilog] 10分鐘由淺入深看懂 clock gating (2) - gating constraint

2024/11/27

介紹完了基本的概念後, 這邊來看個例子, 以and gated的CG來說 ,clk_enable 訊號由前一級的reg輸出(1) , 經由Q輸出en後落在clk負緣的時候toggle (2), 下一個cycle的clk即會被鎖在0 (3) 對於or based的來說 clk_en

#icg #lowpower #STA

2024/11/15

[Verilog] 10分鐘看懂CDC的2DFF

上篇文章提到說由於STA的設計上沒辦法去檢查不同clk domain的兩個register之間timing是否可以滿足所需, 因為沒有一個比較的基準點, 所以需要

#Verilog #STA #CDC

eating LIN

作者好，想請教在講解 req 最短要拉多久的第一張圖。為什麼在 clk1 第 3 個 clk edge 所採樣到的是 o.o.x，不是 o 或 x

[Verilog] 該不會有Verilog世界裡的leetcode ?? HDLBits !!

2024/11/04

想要跨入Verilog的領域時總是發現好像不像c code一樣有滿滿的資源對於新手來說必須要先了解甚麼是design甚麼又是testbench 要怎麼在tesebench中產出stimulate及比對最後output的bit ture 可能在很多人想跨入時,發現這個的門檻極高,就直接放棄

#HDLbits #Verilog #IC設計

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[Verilog] STA分析 - setup / hold violation 怎麼workaround

2024/10/28

前面探討完setup time / hold time violation的原因跟解法, 來更進一步探討一下現實面, 實際ic design中, 我們有可能會碰到一個狀況, synthesis過後path出現了setup time violation 或 hold time violatio

#STA #IC設計 #Verilog

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[Verilog] 10分鐘看懂IC design的low power design - 2 (原創)

2024/10/21

Voltage island 字面上的意思為電壓島, 概念上是把不同function的module給予不同的driving volatge 然而在ic design中有個rule, driving voltage 越高就能讓logic動的越快也就是說,當你希望邏輯運算的越快,原則上就需

#mtcmos #low #power

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[Verilog] 10分鐘看懂IC design的low power design - 1 (原創)

2024/10/19

對於現在的IC來說, 除了追求性能外另外一個重點就是如何降低工耗, 以APPLE 最新的A18 Core來說對比A16的power consumption降低了35%, 那對於ic design的過程中有甚麼手法有機會讓chip的功耗降低呢在這邊來探討一下以現今主流的low p

#low #power #lowpower