— （Power Integrity = “電壓不掉、地不跳、電流供得上”）PI 不是「電源晶片選得好就結束」，而是：整條供電路徑（PDN）在時間域的瞬態供能能力 + 在頻率域的阻抗控制。你只要讓 PDN 在某些頻段阻抗尖峰、回路電感太大、去耦分佈失衡，droop / bounce / jitter / 誤動作 就會像定時炸彈一樣，越高速越容易爆。
🎯 單元目標
完成本單元後，你將能夠：
• 用「PDN（Power Delivery Network）」的系統觀理解 PI：不是電容堆越多越好，而是阻抗要可控• 會算出 PI 的核心門檻：目標阻抗 Z_target = ΔV/ΔI
• 分清 PI 的三大根因：di/dt、PDN 阻抗尖峰（共振/反共振）、回流/接地彈跳（SSN）
• 看懂 PI 的兩大故障表現：電壓下陷（droop） vs 地彈跳（ground bounce）
• 用 ASCII 心像圖判斷：你哪裡在「電感過大」、哪裡在「反共振尖峰」、哪裡在「去耦分頻錯位」
• 把 PI 的設計手段回扣到 Layout：縮回路、控 ESL、控反共振、分頻去耦、分割/回流策略
🧭 一、先給一句話總結（超核心）
👉 PI 的本質是控制 PDN 的 Z(f) 低於目標阻抗，並把高 di/dt 的瞬態電流用最短回路、最低電感、分頻去耦即時供上；否則電壓會掉、地會跳，最後不是“偶發”，而是“必然”。
🧠 二、你必須先建立兩個“PI 心像圖”
2.1 電壓下陷：Vdroop（電流拉不到 → 電壓必掉）
當負載突然要電流（ΔI）時，如果 PDN 反應慢、阻抗高，電壓就下陷。
ASCII（瞬態電流需求 vs 供應不足）
Load current: ___|‾‾‾‾‾‾
Vrail (ideal): ‾‾‾‾‾‾‾‾‾‾
Vrail (real): ‾‾‾\____/‾‾ ← droop
工程直覺：
👉 不是你 IC “吃太多電”，是你的 PDN “供得太慢/阻抗太高”。
2.2 地彈跳：Ground bounce（參考點被抬升 → 你以為訊號壞，其實是地在跳）
同時切換（SSO/SSN）會讓封裝/走線電感上的 L·di/dt 產生電壓，造成地端參考飄移。
ASCII（地彈跳把門檻抬高）
Vlogic threshold (fixed) ─────────
GND (ideal) ─────────
GND (real) ──/‾‾\─── ← bounce
→ 等效上：訊號 margin 被吃掉、jitter 變大、誤判
工程直覺：
👉 PI 沒做好，你的 SI 會被拖下水（jitter、眼圖、時序都會爛）。
⚡ 三、PI 的電子層三大根因（記住就能反推問題）
根因 1：di/dt 太快 + 回路電感太大（L·di/dt → droop / bounce 直接爆）
高頻瞬態下，真正的敵人通常不是「電阻」，而是「電感」。
公式直覺：
👉 ΔV ≈ L · (di/dt)
ASCII（回路越大 → L 越大 → ΔV 越大）
IC load ↔ via ↔ plane ↔ cap ↔ via ↔ IC
(回路越長、越繞、return path 越不連續 → 越死)
根因 2：PDN 阻抗尖峰（共振/反共振）
你把電容並很多顆，Z(f) 不會自動變平，有時反而會出現「反共振尖峰」：
ASCII（Z(f) 尖峰就是 PI 脆弱點）
Z(f)
^ /\ ← anti-resonance peak（最危險）
| __/\__/ \__
+------------------> f
↑
這段頻帶拉電流 → 電壓最容易掉
工程結論：
👉 PI 不是“堆電容”，而是“控阻抗曲線”。
根因 3：去耦分頻錯位（該你供的頻段你供不到）
不同尺度的電流變化，需要不同層級的儲能：
- 低頻（慢變化）：VRM/電源模組
- 中頻：板上 bulk + MLCC 群
- 高頻：封裝/Die 去耦（超低 ESL）
ASCII（分頻供能心像圖）
低頻：VRM ────────>
中頻：PCB caps ─────>
高頻：Package/Die ──>
(缺任何一段 → 那段頻帶 Z(f) 飆高)
🧠 四、PI 的“核心門檻”：目標阻抗（Target Impedance）
PI 工程最常用的判準就是：
👉 Z_target = ΔV / ΔI
意思是：
你允許電壓最多掉 ΔV，而你瞬間可能拉到 ΔI，
那 PDN 在關鍵頻帶就必須「低於這個阻抗」。
ASCII（把 PI 變成可設計的門檻）
如果 Z_PDN(f) < Z_target → rail 穩
如果 Z_PDN(f) > Z_target → rail 掉、地跳、系統抖
🧩 五、你在示波器上看到什麼，就代表哪種 PI 根因？
- 負載一動作，Vrail 立刻下陷，然後慢慢回來
→ PDN 低頻/中頻供能不足（VRM/ bulk 不夠、控制迴路慢） - Vrail 出現高頻振鈴，頻率很固定
→ PDN/封裝/去耦形成 LC 共振（阻尼不足、反共振尖峰） - 同時切換時，IO/jitter 明顯變差，甚至偶發錯誤
→ ground bounce / SSN（封裝電感、return path 不佳、局部去耦不足）
🛠️ 六、抑制 PI 的“電子層武器庫”（按優先級）
- 先降電感（最重要）
• 去耦要靠近（縮回路） • 走線短、via 少、return path 完整 • 多用電源/地平面，避免狹長供電走線 - 控 Z(f) 曲線：避免反共振尖峰
• 不同值/不同封裝 MLCC 混搭（不是亂堆，是為了塑形 Z(f)） • 適當 ESR 提供阻尼（必要時加阻尼策略） • 仿真/量測把尖峰找出來再改 - 分頻去耦：各頻段都有供能角色
• VRM（低頻） • bulk（中頻） • MLCC（中高頻） • package/on-die（高頻） - 控制 SSN：同時切換的地彈跳
• 增加回流/地 via、改善封裝/引腳/電源地配置 • 關鍵 IO bank 就地去耦 • 避免讓大電流回流走到敏感參考地
🧪 SYSTEM 實驗題（101/120）
實驗名稱
PDN 阻抗與瞬態下陷可視化：用「同一塊板」驗證 縮回路 / 改去耦 / 加阻尼 如何改變 droop 與振鈴（ASCII 強化版）
🎯 實驗目的
- 用「同一負載」做出 droop 明顯差異（不是換 IC）
- 觀察：去耦位置（回路電感） 對 droop 與振鈴的影響
- 觀察：電容組合 對反共振尖峰（固定頻率振鈴）的影響
- 觀察：加入阻尼後，Z(f) 尖峰下降、振鈴變小
🧰 器材（教學友善）
• 一塊有可替換去耦位置/數量的測試板（或開發板 + 外掛電容）
• 示波器 + 低電感量測方式（短地彈簧/同軸探測）
• 可控負載（電子負載或 MOSFET load step）
• 不同值 MLCC、少量有 ESR 的電容（或阻尼元件）
• （加分）VNA/阻抗量測治具：看 Z(f) 更直觀
🔧 實驗架構與做法
A) 先做 baseline：量 droop + 振鈴
- 做負載 step（ΔI）
- 量 Vrail 波形：droop 深度、回復時間、振鈴頻率 ASCII（baseline）
Vrail: ‾‾‾\____/‾‾ + ~~~(ringing)
B) 改回路：把去耦「貼近」與「拉遠」對比
- 去耦靠近負載電源腳（最短回路）
- 去耦放遠（via/走線更長） 預期： 👉 靠近：droop 變小、振鈴變弱；放遠：droop 變深、振鈴更明顯
C) 改組合：不同值電容混搭找反共振尖峰
- 先單一值 MLCC
- 再混搭多值，觀察固定頻率振鈴是否變尖/變弱 預期： 👉 若踩到反共振：會出現更尖的固定頻率振鈴
D) 加阻尼：用“阻尼”把尖峰壓掉
- 引入適當 ESR（或阻尼策略）
- 再量 Vrail 波形 預期： 👉 振鈴變短、尖峰變小、波形更乾淨
🧠 本單元一句話
⚡ PI 不是電容數量競賽，而是 PDN 阻抗工程：在關鍵頻帶讓 Z(f) < Z_target，並用最短回路、最低電感、分頻去耦把瞬態電流供上；否則 droop、ground bounce、jitter、誤動作就不是偶發，而是必然。
