前陣子ASML的前CTO Martin在IMEC ITF論壇上（阿財沒有找到完整的影片，有找到的朋友幫忙補充連結感謝）展示了ASML下一代EUV…(疑？High-NA EUV不是才剛出貨不久嗎…)沒有最大只有更大(我只的是NA）
半導體之中的最小線寬Half pitch = k1(工程係數)*(波長)/NA(數值孔徑)
工程係數端通常是代工廠絞盡腦汁再做的事，之前阿財有介紹Nvidia、台積電、ASML、新思四大巨頭合作的技術，裡面很重要的解析度增益技術就是在降低工程係數，包含之前大家常常聽到的多重曝光（multiple patterning）也是這個範疇。
那以機台製造商ASML來說，目前EUV波長已經到13.5奈米很難再下去了，所以只能不斷提高數值孔徑NA，從DUV時代數值孔徑就已經做到0.93，很難再下去了，數值孔徑越大整個光學系統可收到的光就越多，對製程的解析度有關鍵性的作用。
疑？阿財你說DUV的NA可以到0.93那為什麼看最新的High NA EUV數值孔徑只有0.55？
實際上光源換到EUV之後，鏡頭都需要重新設計，EUV機台可以說是世界上最精密的機台之一，裡面各種反射鏡的精度高的嚇人，所以目前ASML也在想辦法把拉高EUV鏡頭的NA。
但你以為0.55只是ASML的極限了嗎？
Hyper NA EUV將進一步提升NA到0.75…這樣的提升就是為了下一個世代埃米(1奈米=10埃米)級別製程準備。這時候聰明的小夥伴們也會有疑問，不是說中芯雖然只有DUV的機台，但透過多重曝光技術也能做到7nm甚至是5nm？那為什麼台積不能也透過多重曝光的EUV或High NA EUV往更小的製程發展呢？
實際上多重曝光本來就不是DUV的專利(不知道為什麼之前很多人誤以為，DUV才需要多重曝光？)根據上述的公式，想要更小的線寬，多重曝光EUV也是需要上的，台積就說過2奈米製程以現有的EUV機台也是可以做的。
當然我們可以透過多重曝光來做到更小的製程，但多重曝光中機台的對位很重要，也就是說越小的線寬對位機台精度就要越高，還需要考慮良率的問題，不是簡單的等比例關係，所以Intel就打算直接用High NA EUV減少多重曝光的產生的問題。
Hyper NA EUV的NA已經來到0.75這意味著提升NA的路線快到盡頭了，而目前工程係數已經很難再降低，波長上再往下就碰到x光的領域了，所以開始有人在回去討論E beam lithography(電子束曝光)的技術了，實際上使用電子束來寫模具已經行之有年了，到現在許多實驗室的實驗也是使用Ebeam機台寫模具，Ebeam的好處是它的解析度可以非常高，製程可以到埃米級別，但缺點就是慢，因為可以想像是電子逐點掃描，所以大面積的光罩需要很長的時間來寫…
一台EUV售價1.8億美元、High NA EUV是3.8億美元，Hyper NA EUV沒7、8億美元估計下不來…
究竟台積、Intel、三星哪個會先買單呢？我們拭目以待！最後希望大家不要被2奈米1奈米製程嚇到，實際上就算用上1奈米工藝，我們晶片上也沒有任何一個元件是只有1奈米那麼小，所以我們可以縮小的東西還有很多～
