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【從矽開始：什麼是半導體？】
如果你今天手上拿著一支智慧手機，那背後的心臟就是一顆「晶片」。
晶片不是魔法，它是由「半導體」材料製成，而半導體最常見的代表就是矽（Silicon）。
矽這種材料特別之處在於，它既不像金屬那樣可以隨便導電，也不像玻璃那樣完全不導電，而是在某些條件下能導電，在某些條件下又能絕緣。正因為這種「可控性」，工程師可以透過製程去「設計」它，讓矽(半導體)在需要的時候通電、不需要的時候斷電，就像『開關』一樣，進而實現各種二進制的0,1邏輯(logic)運算(0=斷電、1=通電)，設計出來的硬體也就是所謂的邏輯晶片。
現代IC晶片的本質，其實就是由數十億顆電晶體組成的小小『開關』陣列。
下面是1947年，由貝爾實驗室開發的全世界第一顆電晶體(transistor)，當時的三位學者後來都獲頒諾貝爾物理學獎；而想理解電晶體，必須先理解「P 型」與「N 型」半導體。
全世界第一顆電晶體(transistor)
【P型與N型半導體：電子的世界】
〖N型（Negative）半導體〗
在矽材料裡摻入(doping)「帶多餘電子」的雜質（例如砷），電子就變多，這些多出來的電子能自由移動，因此它比較容易導電。可以想像 N 型半導體就像一條「多水的河流」，隨時準備把水（電子）送出去。
〖P型（Positive）半導體〗
如果摻入的是「缺少電子」的雜質（例如硼），就會產生許多「電子的空位」，這些空位我們稱作「電洞」。
電洞本身不是粒子，而是缺口，但它們能夠像空椅子一樣被電子補上，於是看起來就像「電洞在移動」。可以把P型半導體想像成「大風吹遊戲的椅子」，椅子越多，電子（人）越容易坐進去並移動。
當N型（多電子）和P型（多電洞）結合在一起時，就能形成各種結構，例如PN接面（PN Junction，如紅框處），這是所有半導體元件的基礎。
而我們把這樣的結構放大、稍加排列組合後，就可以得到NMOS及PMOS
大家可以看到，在上面兩張示意圖裡，N型與P型的結構是交錯的；而所謂MOS(Metal Oxide Semiconductor)中文叫做金屬氧化物半導體(註一)，名字怎麼來的呢?沒錯，就是綠色框框裡得來的，因其同時包含了金屬、氧化物、半導體的結構。
其中，電流(電訊號)就是由源極(Source)流向汲極(Drain)，而上方的閘極(Gate)就是用以控制on(通電=1)、off(斷電=0)的裝置，就構成了機器碼0101二進制的世界，這也是所有程式語言的硬體基礎，也因為人類直觀上不便理解0101，目前的程式語言，舉凡常見的Python、C++等，都是為了方便人類寫code而發明的，實際運作上還是會經由中介的架構再轉回二進制機器碼，晶片才「讀得懂」。
而我們常聽到新聞媒體講的「台積又突破幾奈米幾奈米製程」，其實指的就是閘極長度(Gate length)，以圖中為例，那樣的結構相當於100奈米，是非常久以前的製程，目前Gate length其實早已微縮到物理上的極限，先進製程如三奈米、兩奈米講的都是「等效Gate length」，即發明某個新設計時，它的效能相當於原始設計時閘極縮小為這個尺度時的效能，但實際上閘極的物理長度是大於3、2 nm的。
回到MOS，以NMOS為例，它是「電子多」，所以閘極要施加正電壓才能吸引帶負電的電子來通過閘極下方的通道(訊號=1，導通)，當不施加電壓或施加負電壓時(負負產生排斥力)，帶負電的電子便不會通過閘極下方的通道(訊號=0，關閉)；而PMOS的設計就正好相反。
不過這樣好不方便呀！有沒有更好的方式能同時利用N型及P型的特性呢？
【CMOS的誕生：互補式金屬氧化物半導體】
在1960年代，隨著積體電路（IC）晶片的出現，工程師需要一種低能耗又可快速運作的電路架構。
於是，它：「CMOS(Complementary Metal-Oxide-Semiconductor)」誕生了！
CMOS的關鍵就在於它結合了PMOS與NMOS：
當輸入訊號為「1」時，N型導通、P型關閉。
當輸入訊號為「0」時，P型導通、N型關閉。
這樣設計的好處是，任何時候，只有一種電晶體在導通，因此耗能非常低，也能確保訊號在0與1之間切換清晰、穩定。
CMOS因此成為今日所有數位晶片的基礎，從電腦到手機，全都建立在CMOS技術上。
感覺這樣就沒有問題了，那為何還會有後面的Fin、GAA等設計呢?
【摩爾定律與平面電晶體的極限】
Intel的共同創辦人Gordon Moore在1965年，也就是CMOS發明後的兩年，提出著名的摩爾定律：「晶片上的電晶體數量每兩年翻一倍」(後修正為1.5年)，可讓晶片效能大幅提升的同時，成本逐步下降。這個定律推動了半導體產業過去50年的飛躍。
但問題來了。
早期的電晶體是「平面結構」，就像上面CMOS的示意圖，可以看到閘極基本上與其他電路是覆蓋在同一個水平面上。
在以前還沒什麼問題，但當單一個電晶體越做越小，閘極下方的氧化層（忘記在指哪裡了可以回頭看看上面的圖）變薄到幾個原子厚的程度時（例如28奈米製程節點以下），因為量子隧穿效應（註二）而導致的漏電流（電訊號應該關閉時卻流出來）問題就變得愈發嚴重，就像水龍頭明明關起來卻一直滴水。
半導體工程界迫切需要新的結構來解決這個問題。
此時，「那個男人」出現了！（not 黃仁勳，那時他還年輕）
【FinFET的出現：鰭式場效電晶體】
90年代中，當半導體業要往28奈米的下一代進行時，卻無論如何也無法克服漏電流問題，甚至有科技空頭的聲音又出現「趕快賣掉半導體類股，股價最高就這樣了」、「摩爾定律沒救了」、「台積電已經到天花板了」等等聲音云云…
而之所以科技沒有停留在過去，就必須提到一個人：「胡正明」教授。
1999年，胡教授團隊成功開發了Fin架構，雖然當時技術尚不足以立即量產，但已為半導體業打開一線曙光，延續了通往未來的roadmap。
十年後，2011年，Intel首次商用化FinFET（鰭式場效電晶體）。
顧名思義，它的結構像是一個「魚鰭」，也就是把電晶體的閘極下方通道從平面改成三維直立，如圖右。
可以看到，在左圖，過去CMOS的平面場效電晶體（planar FET）結構像在「平地上鋪電線」，FinFET則像把「電線立起來」。
這讓閘極能從三個方向（左/右/上方）去控制電子流動，而不只是以前的單一方向。大幅提升閘極對電流的掌控度！
這樣做的好處：
- 能讓漏電流減少，電子不再亂跑，達到節省功耗效果。
- 讓電子通道更短，相對運算速度加快，效能更高。
- 電晶體尺寸能繼續縮小，讓摩爾定律得以延續。
自最後仍採用平面設計的28奈米世代的再之後，FinFET成為業界主流，台積電、Samsung、Intel、AMD都採用這種架構。雖然整體而言Fin架構的生產成本要比平面架構高(見下圖)，但至少晶片效能優化的道路得以繼續。
【製程再進化：全環繞式閘極GAA的出現】
然而，時光荏苒，當製程再推進到3奈米以下時，FinFET也快到極限了。
原因是當通道變得太細小，閘極即使從三個方向控制，還是會有電子「抓不住」，透過量子隧穿「鑽出來」。
於是，下一代結構GAAFET（Gate-All-Around FET，全環繞式閘極場效電晶體）被提出。
在GAA設計中，電子流過的通道不再是「魚鰭」狀，而是變成一根根「奈米線/奈米片」，而閘極則像一個管子一樣，把通道從四面八方包住。具體型態比較如下圖
如果原始平面設計是水直接在地上流、Fin架構就相當於是倒過來用了一個水槽讓水更集中，GAA則可以想像成是用「水管完全套住水流」，水就不會亂漏。而你的「手」就像是「閘極」，如果今天要你用手去掌控水流，用水槽肯定比在地面上抓水來的輕鬆，而直接用水管集水掌控度肯定又比前者來的優！
GAA的好處是：
- 控制力更強，漏電進一步降低。
- 可以依照需求調整奈米片寬度，靈活性更高。
- 功耗與效能再次取得平衡，非常適合目前AI與高效能運算(HPC, high performance compute)需求。
但缺點如同Fin，就是平均製造成本要比前一代技術來的更高。
所以如果在相同效能下的平均支出會是CMOSFET>FinFET>GAAFET
目前Samsung因為技術良率落後問題，在3奈米階段已不得不提前使用GAAFET進行量產，台積電則是因為有開發出Fin架構的改良版，用在3奈米節點上還是妥妥的，因此會在2奈米階段才使用GAA。
【未來的極致：CFET的堆疊】
一切彷彿又沒問題了。
但當摩爾定律持續推進，GAAFET終將也會遇到極限。
於是半導體學術界的探路先鋒「IMEC（比利時微電子研究中心）」，構想出了CFET（Complementary FET，互補式場效電晶體）。
而為什麼Mark前面要大費周章的去闡述什麼是N型半導體、什麼是P型半導體，又要解釋什麼是CMOS呢?
一切都是為了讓您接下來能體驗什麼叫「秒懂」的境界！
CFET說穿了就是把CMOS轉九十度來做！
秒懂，對吧?
當然這是比較科普的講法，學術上理論很深、實際上做起來也非常困難。
核心概念是：
NMOS和PMOS不再並排放，而是「上下堆疊」。
就像以前的雙人床是左右擺，現在改成上下舖，晶片(你的房間)空間利用率就大幅提升了、電晶體(床鋪)密度也能更高！
除此之外，還能減少內部線路互連(interconnect)長度，讓電訊號傳輸更快。並可望讓電晶體微縮這條路延續到1奈米世代以下。
不過，CFET技術仍處於實驗室與原型階段，量產至少要到2030年以後，並且也要非常深厚的wafer bonding(晶圓鍵合)製造工藝與製程良率，必須要在奈米等級尺度下進行對準、鍵結，否則房子搭好了，但內部管線、甚至剛剛舉例的床位，全部錯位，那也是枉然。
這部分，雖然尚處開發階段，但我可以很有自信的說，如果要問誰是目前(2025)走在最前沿的，答案只有一個：TSMC。
未來十年，隨著CFET、晶背供電（BSPDN）、單晶片堆疊（Monolithic 3D IC，詳註三）、先進封裝（advanced package）等技術成熟並互相搭配，我們會看到「摩爾定律+系統級創新」共同驅動的新時代。
換句話說，半導體將不再只是單純的「電晶體微縮」，而是進入「異質整合(heterogeneous integration)」的全新格局。
The story has just entered the most exciting chapter！
〖註一〗
實際上全名應為MOSFET（金屬氧化物半導體場效電晶體，FET為Field Effect Transistor），如果就學術嚴格定義講，MOS只單純指那三層結構（金屬/氧化物/半導體），加了FET才是指「整顆完整能運作的電晶體」，就好比引擎之於整台汽車的關係。
惟實際上為方便溝通，有時會省略FET。所以當你看到某些半導體結構名稱口語上有時有FET有時沒FET，實際上大都是在指同一種東西。
〖註二〗量子隧穿效應
「想像你丟一個小球到很薄的牆邊，有時候球竟然能“神奇地”穿過去，這在量子世界裡是真的可能發生！」
在量子力學的世界，一切都是由機率決定的，如果你是一個粒子，當牆壁很薄的情況下，你有可能既在房間裡、又在廁所裡，只是在的「機率」不同；這聽起來可能匪夷所思，跟我們所處的宏觀世界認知完全不同，但在極度微觀世界裡，規則就是這樣運行的。
在量子世界，電子不像我們想像的那樣總是按規矩走，而是有一定機率穿過看似不可能的障礙。
以半導體製程而言，當電晶體縮小到一定程度時，就會出現上述「牆壁很薄的情況」，電子會有機率透過隧穿效應這種方式跑到不該出現的地方，就形成了所謂的漏電。這種漏電會讓電子設備變得不穩定，甚至影響手機或電腦的效率（功耗增加、容易發熱等），因此通常不被允許。
〖註三〗單晶片堆疊Monolithic 3D IC
不再只是堆疊兩個電晶體，而是將整個電路層、功能單元、甚至不同功能的晶片（如邏輯、記憶體、感測器）直接在同一塊晶圓上垂直地「長」出來並整合，怎麼說呢?
現在的先進封裝像是把一棟棟蓋好的獨立建築（晶片）透過天橋（封裝線路）連在一起。
而單晶片3D IC則像是直接蓋一棟摩天大樓，一樓是CPU，二樓是DRAM，三樓是感測器，樓層之間有內建的電梯和樓梯（垂直奈米導線）直接溝通，訊號傳輸距離極短，延遲極低，功耗也能大幅下降。
但目前散熱問題是大魔王。把這麼多會發熱的電路堆在一起，如何有效將熱導出去，是一個巨大的工程難題。
