IC產業常用術語：SDC? DRC? EC? －小白筆記 (1)
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(S)IP: (Silicon) Intellectual Property
就是智慧財產權那個IP沒錯，半導體業界裡也習慣簡稱IP，意指Silicon IP，叫做矽智財；IP到底是什麼？最常見的解釋就是樂高積木譬喻法，把設計IC想成用樂高積木蓋房子，會有一塊基地，上面要用各種尺寸大小的樂高積木來蓋，用幾個黃色的先組好一些柱子，用幾個咖啡色的組好幾片屋頂，再把他們相互拼接，IP就像那些預先組好的柱子或是屋頂，是設計好並經過驗證的一些功能組塊，在設計IC時可以直接把這些現有組塊拿來用，不用再從頭開始重新設計電路。
EDA: Electronic Design Automation
設計IC用的各種電腦軟體，由三巨頭Synopsys、Cadence、Siemens把持主要市場(原本是Mentor Graphics，2016已被Siemens收購)，高階製程幾乎壟斷，在整段設計流程中各有各的強項，各別流程中使用的工具也差不多是贏者全拿，比如做邏輯合成的幾乎都用Synopsys的Design Compiler，驗證DRC和LVS的都是用Siemens的Calibre。
DRC: Design Rule Check
驗證畫出來的IC layout符合各製程下的設計規範，最基本的三種類型：最小線寬(minimum width)、最小線距(minimum spacing)、最小覆蓋面積(minimum enclosure)；稍微用蓋房子想像，各種大小不一的木條搭成結構體，最細的木條不能太小以免強度不夠，木條間隔若太寬也可能無法承重，木條互相卡榫的地方要有一定的接觸面積。
最先遇到的術語之一，可能因為一進公司就剛好在趕tapeout，整天都在問DRC剩多少，DRC clean是IC要可以下線生產的最基本底線，實在改不了的地方要請晶圓廠同意接受(waive)。
最先遇到的術語之一，可能因為一進公司就剛好在趕tapeout，整天都在問DRC剩多少，DRC clean是IC要可以下線生產的最基本底線，實在改不了的地方要請晶圓廠同意接受(waive)。
LVS: Layout Versus Schematic
驗證畫出來的IC layout和原始的電路(schematic)設計之間的差異，畫完的layout經工具轉成netlist，拿來和當初原始設計的電路圖的netlist比較，兩者須一致(功能等價)即滿足驗證。
最先遇到的術語之一，LVS clean後開始進行DRC clean，LVS clean也是IC要可以下線生產的最基本底線。
最先遇到的術語之一，LVS clean後開始進行DRC clean，LVS clean也是IC要可以下線生產的最基本底線。
PDK: Process Design Kit
就是晶圓廠打包好的工具包，設計IC最終要讓它可以被生產製造出來，所以是由晶圓廠把製程相關的知識，包括設計規則文件、電學規則文件、光罩各層定義文件、SPICE模型…等等，讓工程師在設計過程中更順利；比如我有學過水電知識，但我要去別人家修理時可能還是會忘記帶這個帶那個，若公司會幫我配置好工具包，我就是帶這一包出門所有問題都可以解決。
EC: Equivalence Check
等價性檢查，用數學模型證明以兩種不同形式呈現的設計表現出一樣的行為，通常是指synthesis過後的netlist和源頭RTL source code比較，但在整個IC design flow中，每一層級經過處理後的輸出產物都要回去和上一層級做比較驗證，也都是相似的概念。
SDC: Synopsys Design Constraints
是一種檔案格式，內容定義對電路的時序、面積、功耗的限制，簡單理解它就是前端的電路設計工程師替這個電路規範的一些限制，後端在進行實際的physical implementation的時候要遵守，很粗糙的舉例比如：訊號從這裡進入到出來不能超過0.000000000000000001秒，那可能走線就不能走這麼長，線要畫短一點。
SPICE model: Simulation Program with Integrated Circuit Emphasis
是用來模擬電子電路內的類比訊號的軟體，由晶圓廠(FAB)提供給設計端，因為是晶圓廠透過蒐集實際製程做出來的silicon data，抽取裡面各器件(比如電晶體、電容、電阻...等)的參數，形成對應的數學模型，讓設計端可以透過SPICE model來模擬自己設計的電路表現行為是不是符合預期，也就是工程師設計了一個電路，把SPICE model套進去模擬，看看電路跑出來的結果(波形什麼的)是不是跟預想的一樣。
SPEF: Standard Parasitic Exchange Format
由工具產生，是紀錄接線的RC值。只要講到RC這兩個字就只能是電阻Resistance和電容Capacitance，不是recycle，畫完的layout圖可以經由工具把裡面的器件及接線相互影響產生的效應：比如信號延遲、雜訊等，計算轉換成RC值抽取出來(SPEF)，建立數學模型，以便進行後續的時序、功耗、信號完整性等等分析，看是不是符合預期。
SI/PI: Signal Integrity/Power Integrity
中文翻譯就很好理解：訊號完整性/電源完整性(我本來不知道integrity還有這個含義呢~)，電子電路設計就是都在講signal/power/ground，到底要輸出輸入什麼就是訊號signal，那也要給它動力power讓它可以運行，然後接地線ground意指相對的低電位，作為基準當參考點；做SI/PI模擬就是在對設計的電路進行各種分析，常常討論的問題主要有串擾(crosstalk，英文比較好理解，想成兩條信號線彼此互相講話干擾)、訊號損失(loss)、抖動(jitter)、雜訊(noise)、電磁干擾(EMI)等；在整個IC design flow中都會一直做SI/PI模擬分析，甚至到封裝、電路板設計都是很重要的參考數據。
歡迎教學相長~
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還是可以天天買滿買好回家(?
因此為了記錄手機消費跟各種紅利優惠
鴨鴨都會特別注意銀行的App好不好用！
像是介面設計就是會很在意的地方
很多銀行通常會為了要滿足不同客群
會推出很多App讓使用者下載
每次
IC設計流程大致如下
每個步驟都是必經過程,走完整個過程後輸出一版real chip
|-----------------------|
| 定SPEC | --- 決定 Function/clk period/製程liberary .
中國晶片設計產業挑戰之一，就是缺乏先進國產電子設計自動化（EDA）工具。由於美國的出口管制，包括 Cadence 和 Synopsys 等供應商都無法提供晶片設計軟體，中國本身也沒有國產晶片設計軟體 EDA 工具可用，造成一定壓力。但事態似乎有了變化，芯華章推出第一款中國國產處理器運行的 EDA
瞭解IC和IP的區別、晶圓代工的角色，以及芯粒和小晶片對半導體製造的影響。此外，探討了人工智慧對電子設計的影響。
半導體設計公司在Chiplet時代需要提供整合解決方案，促進系統驗證，並預期加強與其他EDA供應商的合作。Synopsys、図研和Cadence Design Systems成為主要合作夥伴，以應對日本企業的高性能計算、半導體製造以及車載半導體的挑戰。
半導體設計領域中，EDA供應商和代工業者之間的合作日益深化。。ASRA作為汽車用先進SoC技術研究組織，旨在研究開發和標準化汽車SoC。當前的EDA行業，圍繞AI應用和Chiplet的發展，正在逐漸向Synopsys和Cadence這兩家公司集中。
一、半導體產業改革的中心「EDA」，台積電、英特爾都非常重視
半導體產業的微縮化、晶片模組集成和3D實作的進步正在徹底改變整個行業。這些技術革新帶來了對傳統製造流程和設計方法的新要求；電子設計自動化（EDA）工具的作用變得日益重要。EDA工具是設計者設計和驗證複雜電路和系統時不可或缺的工具，尤其在
[前鬼] 就是 土建AR 先施工，紅色是柱子、黃色是牆，都是粗線，
[後鬼] 就是 後面施工，看顏色就是CSD，CSD:Combined Service Drawing 機電整合圖說
超鬼神前鬼 SEM，就是兩者整合在一起，SEM:Structure, Electric and Mech
EC tracker utilization
** 3C機構設計爸版權所有**
在開發設計過程中，通常會有的流程包括開案 —> 設計 —> EVT(prototyping) —> DVT(tooling T1) —> PVT(tooling Txx) —> MP(T-Final)。當然，已經有很
從事多年的消費性電子產品的研發設計工作，歸納出好的產品設計需要滿足產品的設計規格(包含工業設計，產品尺寸、重量、功能性)、成本以及量產期程，此外還需要考慮其他要素，羅列如下：
為製造設計 (DFM, Design for Manufacture)
為品質設計 (DFQ, Design for Q
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