— 你以為是「電源不乾淨」，其實是：雜訊沿著你沒看到的路徑，變成抖動、相位雜訊、底噪、失真、誤碼，最後讓整個系統像被下毒
🎯 單元目標
完成本單元後，你將能夠：1. 建立「污染路徑地圖」：雜訊從哪裡來、怎麼走、最後污染到哪裡
2. 分辨 5 種最常見耦合機制：導通、共阻抗、地彈跳、電容耦合、磁場耦合
3. 用系統語言理解後果：PLL phase noise、ADC ENOB、數位 jitter、RF EVM/BER
4. 學會實務 debug：看波形不只是看 ripple，而是反推「哪條路徑在傳毒」
5. 具備可落地的降噪策略：電源樹、去耦、分區、回流路徑、layout、濾波、shield
🧭 一、先給一句話總結（超核心）
👉 電源雜訊污染系統的核心不是「雜訊有多大」，而是「它走哪條路徑、在什麼頻段、污染到哪個敏感節點」；最致命的通常不是平均 ripple，而是高速 di/dt 造成的地彈跳與共阻抗耦合，以及 switching spur 在敏感頻帶被非線性混頻後變成 jitter/phase noise/底噪。
🧑🎓 初學者白話（先秒懂）
- 噪聲像毒氣：大小不是唯一，更可怕的是它鑽進了哪裡。
- 你看到的 Vout ripple 可能不大，但地線抬了一下、參考點晃了一下，PLL/ADC/SerDes 就開始崩。
- 所以工程師要做的是：抓源頭 → 畫路徑 → 封通道 → 保護受害者。
🧠 二、雜訊來源：毒從哪裡來？（先抓源頭）
2.1 DC–DC switching
- fsw 與諧波
- SW node ringing
- PFM burst（低頻 spur）
2.2 數位切換（SoC/FPGA/DDR）
- 同步切換輸出（SSO）造成巨大 di/dt
- core rail 負載突變（transient）
2.3 高速時脈/SerDes/PLL 活動
- 供電波動轉成 jitter/phase noise
- spur 被調變到輸出
2.4 外部環境/連接器/共模干擾
- USB/車用電源雜訊
- ESD/瞬態尖峰
🧑🎓 初學者白話
- DC–DC：像「一直在切刀」，切得快就會有尖峰與諧波。
- 數位大電流：像「一群人同時開燈」，瞬間電流暴衝，地線跟著抬。
- PLL/SerDes：像「計時器」，供電抖一下就變成「時間抖」（jitter）。
- 外部電源/線材：像「把髒東西從外面帶進來」。
🧠 三、污染不是一條路，是五條路（最重要的「路徑地圖」）
3.1 導通路徑（Conducted）
最直觀：雜訊真的沿著電源線到處跑。
DC-DC ripple → Vrail → 敏感負載
解法通常是：LDO、LC 濾波、電源樹隔離。
初學者白話：
👉 就是「髒水沿水管流到你家」。加濾心（LC/LDO）最直接。
3.2 共阻抗耦合（Common Impedance Coupling）
這是實務最常見、最陰險的一種。
同一段電源線/地線有阻抗 Z（含寄生 L），兩個模組共用它：
- A 的電流脈動 iA
- 流過共用阻抗 Z
- 造成 ΔV = iA · Z
- 結果 B 看到自己的供電在抖
ASCII：
Vrail ---[ Zcommon ]---+--- Block A (di/dt大)
|
+--- Block B (敏感)
直覺：
👉 不是 B 自己吃電造成抖，是 A 把地/電源抬起來，B 被連坐。
初學者白話：
👉 你跟別人「共用同一條細水管」，他一抽水，你這邊水壓就掉。
3.3 地彈跳（Ground Bounce）
當 di/dt 很大，而回流路徑有寄生電感 L：
👉 V = L·di/dt
地電位瞬間跳動＝你的參考點在抖。
回流路徑：GND ----(Lparasitic)----
di/dt 大 -> L*di/dt -> GND瞬間抬升
後果：
- ADC 參考點漂
- 比較器門檻漂
- 數位訊號 timing 漂
- PLL control node 被調變
初學者白話：
👉 你以為地是「0V 不動」，其實地線像「橡皮筋」，一拉就跳；參考點跳＝全系統都跟著錯。
3.4 電容耦合（Capacitive Coupling）
高 dv/dt 的 SW node 會透過寄生電容耦合到附近敏感線：
SW node ---||--- FB / ADC / RF node
直覺：
👉 隱形電容把雜訊注入敏感節點。
初學者白話：
👉 線靠太近＝「隔空漏電」；高 dv/dt 像甩水，水花噴到旁邊那條線。
3.5 磁場耦合（Inductive / Magnetic）
高 di/dt 的 switching loop 會產生磁場，像天線耦合到附近回路：
High di/dt loop ))) → 受害者 loop
直覺：
👉 回路面積越大，越像接收天線。
✅ 核心規則：縮小高 di/dt 迴路面積。
初學者白話：
👉 你的電源迴路如果「繞一大圈」，等於做了一個發射/接收線圈，互相干擾超嚴重。
🧠 四、為什麼雜訊會變成「系統級災難」？
（關鍵在非線性與混頻）
4.1 非線性把高頻 spur「混」成低頻可見誤差
- switching spur 在某節點被整流/飽和/限幅
- 變成低頻底噪或 tone 你看到的可能是：音訊嗡聲、ADC 漂移、PLL spurs
初學者白話：
👉 高頻噪聲像超音波，你以為聽不到；但遇到「非線性元件」就像被降頻，變成你聽得到/量得到的低頻垃圾。
4.2 相位雜訊與抖動：不是幅度噪聲，是時間噪聲
供電噪聲進入：VCO 偏壓 / comparator 參考 / gate delay
👉 轉成 jitter / phase noise
直接擊穿高速通訊與精密量測底線。
初學者白話：
👉 幅度噪聲＝「電壓晃」，時間噪聲＝「時鐘晃」。SerDes/PLL 最怕的是後者。
🧠 五、三個高科技案例（你立刻懂為何要 PSRR/去耦）
Case A：PLL / VCO（RF 系統）
污染路徑：供電噪聲 → VCO/charge pump → 相位調變
後果：Phase noise↑、EVM 變差、BER↑
常見做法：Buck→LDO、RC/LC、分區、近端去耦、遠離 SW node
初學者白話：
👉 供電一抖，振盪器就像被推一下，頻率/相位就開始亂。
Case B：ADC（高精度量測）
污染路徑：Vref、AVDD 被污染 → 基準漂移
後果：SNR↓、ENOB↓、FFT spur
常見做法：Vref 獨立 LDO、RC 濾波、analog ground 單點匯流、SW node 遠離前端
初學者白話：
👉 ADC 量的是「相對值」，你把尺（Vref）弄髒，量什麼都不準。
Case C：高速數位（DDR/SerDes/SoC）
污染路徑：SSO di/dt → ground bounce；core rail ripple → gate delay 漂移
後果：jitter、timing margin 被吃、間歇性錯誤（最難抓）
常見做法：分頻段去耦、PDN 阻抗設計、電源/地平面完整、縮小高 di/dt loop
初學者白話：
👉 最可怕的是「偶發錯誤」：不是一直錯，是偶爾錯，debug 會痛到懷疑人生。
🧠 六、工程 debug：你該看哪裡？（看波形只是起點）
1. 先看電源頻譜（FFT）
- spur 在哪？
- 固定 fsw？還是 PFM burst？
2. 看敏感節點
- PLL control、Vref、ADC input、clock rail
3. 看 ground
- 同一點換接地方式量測，差很大多半是地彈跳/量測假象
4. 做隔離試驗（最快找路徑）
- 強制 PWM vs PFM
- DC–DC 後加 LDO
- 加 RC/LC 濾波
- 改變去耦位置 若一改就改善：你就抓到污染路徑了。
初學者白話：
👉 先別急著「換料」，先用「隔離實驗」找路徑：能快速把原因縮小 10 倍。
🧠 七、系統級解毒策略（真正高科技做法）
Layer 1：源頭治理（減少毒）
- 降低 SW node ringing（layout + snubber）
- 合理 dead-time（減 body diode/Qrr）
- 合理 fsw（別為小型化把效率/EMI 搞爆）
Layer 2：路徑阻斷（堵住通道）
- 分區供電（digital/analog/RF 分 rail）
- 電源樹：Buck → LDO（敏感 rail）
- 高 di/dt loop 面積最小化
- 回流路徑規劃（別穿敏感區）
Layer 3：受害者強化（提高免疫力）
- 本地去耦（貼 pin）
- 參考節點 RC 濾波
- 差動架構（降共模污染）
- shielding/guarding（高敏節點）
初學者白話：
👉 三層就像：
1. 少產生垃圾（源頭）
2. 不讓垃圾走到你家（路徑）
3. 你家自己裝空氣清淨機（受害者）
🧾 八、一句話記住本單元
☣️ 電源雜訊污染系統：
👉 關鍵不是雜訊大小，而是污染路徑與頻帶；最常見 5 條路徑是導通、共阻抗、地彈跳（L·di/dt）、電容耦合（dv/dt）、磁場耦合（di/dt loop）；雜訊會透過非線性與混頻變成相位雜訊、抖動、底噪、失真與誤碼，所以解法是電源樹隔離 + 分頻段去耦 + 回流與迴路面積控制 + 佈局把噪聲逼回「可被處理的路徑」。
🔬 電子學實驗題（91/120）
實驗名稱
電源雜訊污染路徑驗證：共阻抗、地彈跳、耦合與「隔離就好」的工程實驗（完整強化版）
🎯 實驗目的
1. 驗證共阻抗耦合：噪聲源如何讓另一個 rail 跟著抖
2. 驗證地彈跳：量測方式與回流路徑如何影響你看到的「噪聲」
3. 驗證 SW node 耦合：靠近 vs 遠離敏感線，spur 差多少
4. 建立隔離策略：Buck→LDO、RC/LC、去耦位置改動的改善幅度
🧰 實驗器材
- 含 DC–DC 的板（或模組） + 一顆 LDO（可串接）
- 電子負載（可做脈衝 load step）
- 示波器（短地彈簧，最好有差動探棒）
- 若可：電流探棒
- 去耦電容套件：0.01/0.1/1/10µF + 電解
- 若可：可替換的「共用地線/共用電源線」長線（故意加大 Zcommon）
🔧 實驗接線 ASCII 圖（共阻抗示意）
Vrail ----[ Zcommon ]----+---- Load A (脈衝大電流)
|
+---- Load B (敏感)
地彈跳示意：
GND ----(Lparasitic)---- GND_ref
di/dt -> V = L di/dt -> 參考點跳動
🔧 實驗步驟（完整）
A) 共阻抗耦合：讓 A 把 B 拖下水
1. 在 Load A 做脈衝負載（例：0.1A ↔ 0.8A）
2. 同時量測：Vrail（靠近 Load B）、Load B 的供電或敏感節點
3. 故意增加 Zcommon（拉長共用線、換細線）再量一次
📊 預期：Zcommon ↑ → B 的抖動 ↑
✅ 解析：ΔV = iA · Zcommon（含寄生 L），B 被連坐。
B) 地彈跳：同一個點，用不同量法差很多
1. 用長地線量 Vout ripple（故意）
2. 改用短地彈簧量同一點
3. 比較差異
📊 預期：長地線量到更大尖峰（假噪聲）
✅ 解析：長地線＝回路天線，收進磁場耦合噪聲。
C) SW node 耦合：敏感線靠近 SW node 的代價
1. 探棒靠近 SW node 觀察 dv/dt
2. 量測敏感節點（FB/analog rail）
3. 改變靠近程度（或用導線模擬）
📊 預期：越靠近 spur 越大、FFT 更髒
✅ 解析：dv/dt 透過寄生電容注入敏感節點。
D) 隔離策略：Buck 後加 LDO / 加 RC/LC
1. Buck 直供敏感負載，量 Vout noise/FFT
2. Buck → LDO 再供敏感負載，量一次
3. 加 RC/LC（若可），再量一次
📊 預期：隔離越完整 spur 越低（注意熱/效率代價）
✅ 解析：隔離是把噪聲逼回可控區，讓濾波/PSRR 吸收。
❓思考問題（5 題）＋解析
1. 共阻抗耦合為何很常見？
→ 任何電源/地都有阻抗（含寄生 L），共用就會被 di/dt 連坐。
2. 地彈跳為何對比較器/ADC/PLL 特別痛？
→ 它動的是「參考點」，等於整個座標系在抖。
3. SW node 為何特別容易污染？
→ 高 dv/dt + ringing，最容易寄生電容耦合注入高阻抗敏感線。
4. 為何加 LDO 後系統常突然穩？
→ LDO 提供隔離與一定頻段 PSRR，降低 spur 與共阻抗污染。
5. 為何你量到的噪聲可能是自己量出來的？
→ 長地線形成回路天線；短地彈簧/差動量測才接近真實。
🧠 工程結論
電源雜訊污染不是玄學，是「路徑學」。
你只要能畫出「噪聲從哪裡來、怎麼走、污染到哪個敏感點」，就能用隔離、去耦、回流與佈局把毒斷掉。
