根據愛普2025年5月6日法說會管理層聲稱“下一代將會更依賴 Substrate 裡面的電容，原因是 CoWoS-L 以及 CoWoS-R 都無法在Interposer 中放入大量的電容。按照我們粗略估計，每一片 Substrate 都會有上百顆的電容。市場潛力非常的大” 我們先就管理層的說法來延伸和討論：
愛普的矽電容產品S-SiCap™ Gen3（堆疊式電容）：
- 主要分成整合進interposer的ipc和嵌入基板的ipd 對標為台積電的eDTC
- 隨著AI晶片功耗持續攀升，千瓦級功耗需求推動更高密度電容，堆疊式架構易於增加層數提升電容
- 目前相較台積電的eDTC,愛普的堆疊式電容更薄且電容密度更高
首先我們要先了解CoWoS-L與CoWoS-R的結構性限制：
- CoWoS-R使用有機RDL取代矽中介層，無法進行深溝槽製程
- CoWoS-L採用局部矽互連（LSI）+RDL混合結構，僅在LSI區域可放置電容
目前台積電在CoWoS-L展示的eDTC電容整合interposer方案：
台積電目前採用的eDTC在物理上的限制：
- 溝槽越深越窄，均勻鍍膜越困難
- 短路和漏電流風險增加
- 結構脆弱性隨深度增加
如同「在卷餅裡面塗一層醬料，同時讓他均勻又更細更長」，最終會達到不可能的境界
後續可期待矽電容在蘋果的WMCM 封裝上的應用
- 因為WMCM「無基板、無中介層」矽電容可直接嵌入於晶圓或封裝內部
- 矽電容的超薄結構與高密度特性，有助於提升WMCM的整體性能與封裝彈性。
- 愛普優勢明顯：超薄型矽電容是少數可行方案
目前愛普在先進封裝的切入狀況
1. CoWoS-S應用（IPC產品）2024年Q3開始量產，主要承接外溢訂單,2025年營收顯著成長是市場上少數符合客戶規格要求的產品，Q2開始將有加速的Ramp Up
2. 基板嵌入應用（IPD產品）與多家Tier-1基板廠合作製程開發及驗證,製程驗證預計2025年底至2026年初完成，每片基板需嵌入數十到百顆IPD，市場潛力巨大
- 製造夥伴包含力積電（DRAM製程），邏輯製程由客戶指定， 包括台積電等一線晶圓廠，2025年S-SiCap產品線營收預計超過總營收20%
VHM vs. HBM？
- 單位頻寬密度：4 TB/s per GB（HBM的10倍)
- 系統功耗：支援24TB/s頻寬僅需<20W（HBM需200W）
坦白說我自己在這一塊看法是比較保守的,即便攤開數據好像很厲害,但因為天生容量上的限制（VHM單顆僅4GB容量）和HBM目前已標準化,主要還是只能朝向邊緣運算或是AIoT的應用。
不過謠傳Meta 的 AI 眼鏡預計 2025 年將達到 1,000 萬台。而該專案旨在透過採用 N3 先進製程和四層堆疊 VHM（超高頻寬行動記憶體）實現在裝置上執行大型語言模型。可能等到下半年應該就會有明確的消息。
另外公司透露另外有HPC ASIC專案在進行中,這方面如果有網友了解詳情的也歡迎交流。
結論與展望
1.看好堆疊式電容後續的發展,後續還需等到年後CoWoS-L的驗證消息,內文中所寫的都還只是夢。如果一切順利2026會是營收爆發的一年。
2.風險：公司美元部位很大,公司表示目前採用自然避險,可能短期營收還是會影響。
3.目前法人預估2025 eps:14.1 ,小提示：如果依照管理層的說法ipc2024只佔營收5%內，預計2025ipc會占整體營收20%，加上後續CoWoS-L 和 WMCM在2026放量,而ipd有可能是ipc的十倍，ipd+ipc……那會是非常可觀的成長。
4.拋磚引玉～有什麼想討論的歡迎在下方留言
