CPU 是怎麼做出來的？

你手上的手機裡、家裡的電腦中，心臟都是同一類的小東西：CPU（中央處理器）。

它小得像螞蟻，卻包含了超過 260 億顆電晶體（transistors）。這是什麼概念？等於在一個指甲大小的空間裡，要裝入數十個國家所有人的手指指紋那麼多的元件。這不是一個我們日常會仔細想像的技術，但它早已成為現代文明的機械心臟。

現代 CPU 有多複雜？

而這顆處理器的元件，是超過 260 億顆的電晶體，這些電晶體是由計算、記憶、分支邏輯的基礎組成。這些電晶體的設計目前多以 FinFET（鰭式場效電晶體）為主，並逐步邁向 GAA（環繞閘極）與 CFET（互補式場效電晶體）架構，雖然內部結構不同，但所依賴的製程平台是一致的。我們日常使用的 CPU，其實背後主要分成兩個不同角色：

1. CPU 設計商：他們負責設計 CPU 的架構與邏輯電路，不一定自己動手製造晶片。包括Apple、Qualcomm、MediaTek、NVIDIA、Intel、AMD
2. CPU 製造商：他們擁有晶圓廠，專門負責實際把設計變成實體晶片。包括TSMC、Samsung、Intel

每一道製程的良率有多重要？

做一顆 CPU，可能要經過超過 1000 道製程步驟，包含數百次光刻、蝕刻、鍍膜、沉積與清洗等動作。只要一個步驟出錯，整片晶圓可能就報廢。假設每一道製程的良率是 99%，那麼 0.99 的一千次方 ≈ 0.000043，也就是萬分之四的整體良率。因此，實務上晶圓廠會追求：

• 單步良率達 99.95%～99.99%
• 整體晶圓良率 70～95%（邏輯晶片）
• 記憶體晶片良率甚至超過 95～99%

良率不只是技術問題，更是經濟問題，直接影響一片晶圓能夠出貨多少顆合格晶片。

前段製程前置：從沙變成矽，一塊晶圓的誕生

在電晶體誕生之前，我們得先有矽晶圓。這些晶圓並不是直接從石頭切下來，而是來自一種極高純度的熔融矽液，將其拉伸成單晶矽棒，再切割、研磨與拋光成一片片平整晶圓。這個過程的關鍵是單晶性，因為只有原子排列一致的晶體，才能在之後的電晶體製作中，確保電子流動精確與高速。

為什麼用矽？因為矽的能隙（band gap）約為 1.1 eV，適合可控導電。這也是半導體名稱的來源。透過摻雜（doping）形成 N 型（加磷）與 P 型（加硼）區域，就能建構出所有邏輯電路的核心結構：PN 接面。

CPU 製造旅程

1. 前段製程（FEOL, Front-End of Line）

建構電晶體本。包含電晶體的種植與通道形成，如離子佈植、退火處理，對應電晶體結構建立。這一階段的尺寸最小，也是整個製程中最關鍵的部分，需要仰賴最先進的光刻技術，例如 ASML 的 EUV 光刻機。

2. 中段製程（MOL, Middle of Line）

打通電晶體與金屬互連的橋梁。建立接觸孔（contact）與中介層結構，連結電晶體與第一層金屬（M0）。在半導體領域，我們常以 M0（第一層金屬互連）作為起點，向上一路命名至 M17，代表第 17 層金屬連線結構。實際層數依晶片設計而異，不一定每一顆都做到 17 層，但這樣的命名方式提供了一種構造理解。這些金屬層與電晶體、vias 層穿插排列，組成了一顆 CPU 的立體邏輯與資料通道。

3. 後段製程（BEOL, Back-End of Line）

從 M0 到 M17 的金屬互連堆疊。堆疊金屬線、絕緣層與 vias，負責整體數據傳輸路徑的建立。目前最上層的金屬結構主要負責供電，但隨著電晶體密度提升、功耗增加，傳統「由上而下」的供電路徑已逐漸成為瓶頸。因此未來可能朝向「從晶圓背面供電」（Backside Power Delivery）的架構，將大幅改變 BEOL 與封裝的協作方式。

4. 封裝階段（Packaging）： 將切割好的晶片（Die）裝配到封裝基板上，並整合電力與訊號的輸入輸出。此階段包含焊球、打線、模塑、測試與最終組裝。

目前各家晶片廠商如 TSMC 使用 CoWoS（Chip-on-Wafer-on-Substrate）來堆疊高頻記憶體與加速器，Intel 則發展 EMIB（Embedded Multi-die Interconnect Bridge）與 Foveros 等先進封裝技術實現異質整合。這些封裝策略將在日後針對 AI 晶片與高效能運算中扮演越來越關鍵的角色。

5. 測試與分級（Testing & Binning）： 每顆晶片都必須經過功能測試與穩定性評估。根據良率與效能表現，進行分類與命名，例如同一批晶片可能會出現 i5、i7、i9 等等。

6. 出貨與封裝整合（Final Assembly & Shipping）： 合格晶片會被裝配到正式產品中，可能是主機板上的插槽、筆電的主板或手機的系統單晶片封裝（SoC）。

補充：一顆晶片是否就等於一個 CPU？一顆晶片（chip / die）可以是一個 CPU（例如桌上型處理器；多核心 CPU（像是內建 4 核、8 核、24 核的處理器）或一個 SoC（System on Chip），包含 CPU 核心、GPU、記憶體控制器、I/O 等功能整合。多核心不是靠後期佈線拆分而成，而是在設計階段就同時規劃多個邏輯核心，彼此透過共享快取、高速互聯與共同控制器協作運作。隨著製程演進與面積壓縮，一顆晶片中容納多個核心已成為主流。

前段製程：在晶圓裡「種」出開關

這些最底層的電晶體區塊是透過離子佈植種入矽晶片中，形成 P/N 型結構。離子佈植→退火→沉積閘極→建立接觸孔→連接至 M0 金屬層，這整段過程構成中段製程（MOL）與前段製程（FEOL）核心。

電晶體就是一種開關，而 FinFET 只是其中一種設計。未來的新型電晶體還包含了 GAA（環繞閘極）、CFET（互補堆疊）等結構，它們雖然外形不同，但本質都是為了實現「高速」、「低功耗」、「高密度」這三大目標。

中段製程：一層金屬是怎麼做出來的？

TSMC N3E 產品剖面圖

想像你要做一顆八十層的蛋糕，每一層都要用不同形狀的模具切出圖案、再塗上不同材料、堆起來還不能垮，這就是製作 CPU 的過程。讓我們從其中一層金屬互連的製程說起。

第一步，是在晶圓上先鍍上一層絕緣材料，通常是氧化矽（silicon dioxide）。接著會塗上一層光阻劑（photoresist），這是一種對紫外線（UV）光敏感的材料。

第二步，把晶圓送進光刻機（photolithography tool），經過光罩投影後，光阻劑會出現圖案。未曝光的區域將被溶劑沖掉，接著再進行等離子體蝕刻，把裸露的氧化矽刻出微溝。

然後會沉積一層金屬（例如銅或鎢），填滿這些微溝。最後透過化學機械研磨（CMP），把多餘的金屬磨掉，留下只在需要區域的連線。這樣的流程，從 M0 金屬層一路往上延伸到 M17，是 CPU 整體資料高速傳輸網路的骨架。

測試與封裝

晶圓完成後，進入後段工序（Post-Fabrication）。這不再是半導體製程中的物理堆疊，而是進入封裝測試：

• 雷射切割晶粒
• Flip Chip 焊接至封裝基板
• 加裝導熱片、覆蓋金屬封殼
• 測試、包裝、貼標出貨

這個階段將晶圓上的數百顆裸晶，轉化為市面上熟悉的方形 CPU 成品。

那記憶體晶片又是怎麼做的？

如果你將目光轉向記憶體晶片（例如 DRAM 或 NAND Flash），會發現它們走的是完全不同的製程邏輯與架構。以 3D NAND 為例，記憶體的儲存單元會「垂直堆疊」起來，不再像早期那樣平鋪在同一層面上。這讓記憶體晶片的層數可以從 24 層、48 層一路推進到 176 層、232 層，甚至超過 300 層。

• 提升單位面積的儲存密度，讓手機、SSD 擁有更大容量
• 壓低儲存成本，讓每 GB 價格更親民
• 提升傳輸效率，降低功耗與延遲

之所以能垂直堆高，是因為記憶體單元的結構相對簡單（通常是電容＋開關），不像 CPU 那樣需要精密的邏輯運算與控制。3D NAND 可說是現代記憶體製程中最具代表性的架構，未來甚至還可能進一步導入 DRAM 的堆疊或 MRAM 等新型態技術，形成像摩天大樓般的超高層記憶系統。